[发明专利]基于CMOS数字逻辑门电路的抗NBTI效应加固方法

说明书

技术领域

本发明涉及CMOS集成电路技术领域，具体涉及基于CMOS数字逻辑门（反相器、与非门、或非门）电路的抗NBTI效应加固方法。

背景技术

随着CMOS集成电路产业的飞速发展，对电路可靠性的要求越来越高，特征尺寸继续缩小是目前集成电路产业发展的主要方向之一，然而尺寸的减小会引发一些使器件性能发生退化的效应，其中负偏压温度不稳定性（NBTI：Negative Bias Temperature Instability）目前已成为影响深亚微米CMOS集成电路可靠性的关键因素，NBTI效应的机理可以用反应-扩散模型（R-D Model）来解释，PMOSFET器件在高温负栅压下反型层的空穴受到热激发，遂穿到硅/二氧化硅（                                                ）界面，由于在界面存在大量的Si-H键，热激发的空穴与Si-H键作用生成H原子，从而在界面留下悬挂键，而由于H原子的不稳定性，两个H原子就会结合，以氢气分子的形式释放，远离界面向/Poly界面扩散，从而引起阈值电压的负向漂移。

在经历了较深入的器件级NBTI失效机理和工艺改进研究后，电路级NBTI效应的研究以及在考虑NBTI效应的基础上进行电路可靠性设计已经成为新的研究热点。虽然人们已经提出了很多减弱电路级NBTI效应的办法，如调节电源电压、改变数字集成电路的输入向量、栅极尺寸调节等，但是对于某些具有特定要求的电路来说，电源电压和输入向量都需要采取固定的值，而调节栅极尺寸又可能引起其他的退化效应，所以这些方法都存在一定局限性。 

发明内容

当高温下对PMOS器件施加负栅压时，NBTI效应就会出现，也就是说，温度和负栅压为组成NBT应力的最重要的组成部分，但由于电路工作时的温度很难调整，因此负栅压就成了影响NBTI效应的主要因素。本发明从降低PMOS的栅源电压出发，提出基于CMOS数字逻辑门（反相器、与非门、或非门）电路的抗NBTI效应加固方法。

基于CMOS数字逻辑门电路的抗NBTI效应加固方法，具体是在原CMOS数字逻辑门电路中的输入节点和PMOS管的栅极之间引入由一个源极跟随器NMOS管和一个电流源负载NMOS管形成的支路，其中源极跟随器NMOS管的漏极与电源相连，栅极接逻辑门电路中输入节点，源极与所述PMOS管的栅极相连；电流源负载NMOS管源极接地，栅极与电源相连，漏极与所述PMOS管的栅极相连。

上述的基于CMOS数字逻辑门电路的抗NBTI效应加固方法中，所述原CMOS数字逻辑门电路可以为最简化的反相器、与非门、或非门电路中的任一种。

与现有技术相比，本发明具有如下优点和技术效果：本发明的抗NBTI效应的CMOS数字逻辑门电路结构中，加输入信号后，PMOS管的栅源电压将降低，即减小了负栅压，因此减少了PMOS管在经受NBT应力后的阈值电压漂移量，从而减小了电路延迟的增量。

HSPICE仿真结果发现，所提NBTI加固结构不仅提高了逻辑门未受NBT应力前的工作性能，电路延迟减小，而且使逻辑门电路受NBT应力后的电路延迟增量大幅度减小，使CMOS逻辑门电路（反相器与非门、或非门）在实现正常的逻辑功能下，受到NBTI效应的影响最小，从而提高CMOS数字集成电路抗NBTI效应的能力。

附图说明

图1a和图1b分别为普通的反相器和加固后的反相器电路。

图2为普通的与非门和加固后的与非门电路。

图3为普通的或非门和加固后的或非门电路。

图4a和图4b为对应图1a和图1b电路的HSPICE仿真输入输出波形图。

图5a和图5b为对应图2a和图2b电路的HSPICE仿真输入输出波形图。

图6a和图6b为对应图3a和图3b电路的HSPICE仿真输入输出波形图。

具体实施方式

下面结合附图和实施例对本发明的具体实施作进一步说明，但本发明的实施和保护范围不限于此。