[发明专利]一种余量增益电路

权利要求书

1.一种余量增益电路，其特征在于，该电路由两相互不交叠的时钟控制，包括：第一差分开关电容单元、第二差分开关电容单元、运放单元和开关电容共模反馈单元；其中运放单元包括第一运算放大器和第二运算放大器，所述第一运算放大器和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器和第二差分开关电容单元构成第i+1级余量增益电路，所述第i级余量增益电路和第i+1级余量增益电路交替进行采样保持和余差放大；所述开关电容共模反馈单元用于稳定运放单元输出共模电压，其中i为自然数。

2.根据权利要求1所述的余量增益电路，其特征在于，所述两相时钟依次为Φ1和Φ2，在Φ1相，所述第i级余量增益电路进行采样，所述第i+1级余量增益电路进行余差放大；在Φ2相，所述第i级余量增益电路进行余差放大，所述第i+1级余量增益电路进行采样。

3.根据权利要求2所述的余量增益电路，其特征在于，所述第一差分开关电容单元包括电容Cs1、电容Cf1、电容Cs3和电容Cf3；在Φ1相，所述第i级余量增益电路进行采样，所述电容Cs1和电容Cf1并联后的下极板连接上一级余量增益电路的正输出端，电容Cs1和电容Cf1并联后的上极板连接共模电压；电容Cs3和电容Cf3并联后的下极板连接上一级余量增益电路的负输出端，电容Cs3和电容Cf3并联后的上极板连接共模电压；

所述第二差分开关电容单元包括电容Cs2、电容C2、电容Cs4和电容Cf4；在Φ1相，所述第i+1级余量增益电路进行余差放大，电容Cs2的下极板连接第i+1级子DAC的正输出端，电容Cs2的上极板连接第二运算放大器的第一输入端，电容Cf2的上极板连接第二运算放大器的第一输入端，电容Cf2的下极板连接运放单元的第一输出端；电容Cs4的下极板连接第i+1级子DAC的负输出端，电容Cs4的上极板连接第二运算放大器的第二输入端，电容Cf4的上极板连接第二运算放大器的第二输入端，电容Cf4的下极板连接运放单元的第二输出端。

4.根据权利要求2所述的余量增益电路，其特征在于，所述第一差分开关电容单元包括电容Cs1、电容Cf1、电容Cs3和电容Cf3；在Φ2相，所述第i级余量增益电路进行余差放大，电容Cs1的下极板连接第i级子DAC的正输出端，电容Cs1的上极板连接第一运算放大器的第一输入端，电容Cf1的上极板连接第一运算放大器的第一输入端，电容Cf1的下极板连接运放单元的第一输出端；电容Cs3的下极板连接第i级子DAC的负输出端，电容Cs3的上极板连接第一运算放大器的第二输入端，电容Cf3的上极板连接第一运算放大器的第二输入端，电容Cf3的下极板连接运放单元的第二输出端；

所述第二差分开关电容单元包括电容Cs2、电容C2、电容Cs4和电容Cf4；在Φ1相，所述第i+1级余量增益电路进行采样，第二差分开关电容单元中的电容Cs2和电容Cf2并联后的下极板连接上一级余量增益电路的正输出端，电容Cs2和电容Cf2并联后的上极板连接共模电压；电容Cs4和电容Cf4并联后的下极板连接上一级余量增益电路的负输出端，电容Cs4和电容Cf4并联后的上极板连接共模电压。

5.根据权利要求1所述的余量增益电路，其特征在于，所述运放单元包括PMOS管M11、PMOS管M12、PMOS管M21、PMOS管M22和运放主体，所述第一运算放大器包括PMOS管M11、PMOS管M12和运放主体，所述第二运算放大器包括PMOS管M21、PMOS管M22和运放主体；所述PMOS管M11和PMOS管M12为第一运算放大器的差分对管，所述PMOS管M21和PMOS管M22为第二运算放大器的差分对管；PMOS管M11的栅极和PMOS管M12的栅极为第一运算放大器的差分输入端，PMOS管M21的栅极和PMOS管M22的栅极为第二运算放大器的差分输入端；运放主体交替输出第一运算放大器的输出电压和第二运算放大器的输出电压。

6.根据权利要求5所述的余量增益电路，其特征在于，所述开关电容共模反馈单元包括用于稳定第二运算放大器输出共模电压的第一开关电容共模反馈单元和用于稳定第一运算放大器输出共模电压的第二开关电容共模反馈单元。