[发明专利]半导体元件及其制造方法

说明书

技术领域

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种能够降低耦合效应(coupling effect)的半导体元件及其制造方法。

背景技术

为提高动态随机存取存储器(DRAM)的积集度以加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，近来动态随机存取存储器(DRAM)中的晶体管通道区长度的设计有持续缩短的趋势。但如此一来晶体管会产生严重的短通道效应(short channel effect)以及导通电流(on current)下降等问题。

已知的一种解决方法是将水平方向的晶体管改为垂直方向的晶体管的结构。此种结构是将垂直式晶体管制作于沟道中，并形成埋入式位线(buried BL)与埋入式字符线(buried WL)。一种埋入式位线的设置方式是形成金属埋入式位线。然而，随着元件尺寸持续缩小的趋势，在操作此动态随机存取存储器时，相邻两个埋入式位线之间容易产生严重的耦合效应，而影响元件效能及可靠度。

发明内容

有鉴于此，本发明提供一种半导体元件及其制造方法，而可有助于降低相邻两个埋入式位线之间的耦合效应。

本发明提出一种半导体元件的制造方法，其包括下列步骤。于衬底中形成多个沟道，其中各沟道具有第一侧壁及与第一侧壁相对的第二侧壁。于沟道中分别形成多个导体结构，各导体结构具有掺杂区，各掺杂区形成于各沟道的第一侧壁中。于衬底上顺应性地形成衬层以覆盖导体结构。进行掺质植入步骤，以使衬层形成改质部分及未改质部分。移除衬层的一部分以暴露出靠近沟道的第二侧壁处的部分导体结构。以剩余的衬层作为掩膜移除部分导体结构以形成多个开口。于开口中填入多个隔离结构。

本发明另提出一种半导体元件，包括衬底、多个导体结构以及多个隔离结构。衬底中具有多个沟道，其中各沟道具有第一侧壁及与第一侧壁相对的第二侧壁。导体结构分别配置于沟道的第一侧壁上且覆盖沟道的部分底部。各导体结构具有掺杂区，各掺杂区配置于各沟道的第一侧壁中。隔离结构分别配置于导体结构与沟道的第二侧壁之间。

基于上述，本发明的半导体元件及其制造方法利用掺质植入步骤对衬层改质，能够根据需求移除改质或未改质的衬层，因而形成用以移除部分导体结构以形成隔离结构的图案化掩膜层。如此一来，由于本发明的半导体元件在相邻两个导体结构之间设置有隔离结构，而可有助于隔绝操作时相邻导体结构之间产生的干扰，并能够减少耦合效应等问题的发生。此外，本发明的半导体元件的制造方法工艺简单，并可整合于现有的一般工艺。

附图说明

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下，其中：

图1A至图1F是依照本发明的一实施例的一种半导体元件的制造方法的剖面示意图。

图2A至图2C是依照本发明的另一实施例的一种半导体元件的制造方法的剖面示意图。

具体实施方式

图1A至图1F是依照本发明的一实施例的一种半导体元件的制造方法的剖面示意图。

请参照图1A，提供衬底100，其例如是硅衬底或其它半导体衬底。接着，于衬底100上形成图案化掩膜层102。图案化掩膜层102的材料例如是氮化硅，且其形成方法例如是化学气相沉积法。然后以图案化掩膜层102为掩膜移除部分衬底100，以于衬底100中形成多个沟道104，其中各沟道104具有第一侧壁104a及与第一侧壁104a相对的第二侧壁104b。