[发明专利]分层分块非规则低密度校验码译码器及译码方法

权利要求书

1.一种分层分块非规则低密度校验码译码器，包括：译码处理模块、外信息存储单元、循环移位寄存器，其特征在于，使用循环移位寄存器来存储信息节点的后验概率似然比，使用最小次小值查找模块一次性输出最小和次小值，译码迭代过程用分层方法，分层方法采用母矩阵扩展的k行里各取一行作为一层，每一层译码数量为一个母矩阵，层数为准循环扩展因子；其中：

外信息存储单元将上次迭代的校验节点传递给信息节点的软值即校验更新值输出给译码处理模块，并存储译码处理模块传输过来的本次迭代中的检验更新值；

循环移位寄存器将信息节点的后验概率似然比传递给译码处理模块，并存储译码处理模块传输过来的信息节点的后验概率似然比更新值；

译码处理模块将本次迭代中由校验节点传递给信息节点的校验更新值传递给外信息存储单元，将信息节点的后验概率似然比更新值经译码处理模块交织网络传递给循环移位寄存器。

2.根据权利要求1所述的分层分块非规则低密度校验码译码器，其特征是，所述的译码处理模块，包括：第一2选1选择器、比特节点处理单元、校验节点处理单元、信息比特处理单元，其中：

第一2选1选择器在信道信息和从循环移位寄存器中读出的信息节点后验概率似然比之间进行选择，并将选择的结果输出给比特节点处理单元；

比特节点处理单元计算信息节点的比特更新值，传递给校验节点处理单元和信息比特处理单元；

校验节点处理单元根据接收到的比特节点处理单元送来的信息节点的比特更新值，计算本次迭代的校验更新值，并传递给信息比特处理单元和外信息存储单元；

信息比特处理单元根据比特节点处理单元传来的比特更新值以及校验节点处理单元传来的本次迭代的校验更新值来计算信息节点后验概率似然比更新值，并经译码处理模块交织网络输出给循环移位寄存器。

3.根据权利要求2所述的分层分块非规则低密度校验码译码器，其特征是，所述的比特节点处理单元，包括：减法器、第一补码转换器和第一截位运算器，其中：

减法器将第一信息节点后验概率似然比和外信息存储单元读出的上一次迭代的校验更新值相减，得到信息节点的信息更新值，传递给第一补码转换器；

第一补码转换器将信息节点的信息更新值转换为符号位-绝对值形式的数字，并传输给第一截位运算器；

第一截位运算器对第一补码转换器的输出数据进行截位操作，将位宽变为原先预定的信息节点信息的位宽，以避免在累加的过程中可能会出现数据位宽变大的情况，即得到信息节点的比特更新值。

4.根据权利要求2所述的分层分块非规则低密度校验码译码器，其特征是，所述的校验节点处理单元，包括：最小次小查找模块、乘法器、第二截位运算器和第二补码转换器，其中：

最小次小查找模块从比特节点处理单元传输过来的信息找出最小值和次小值，以便进一步乘性修正处理，保存到外信息存储单元；

乘法器将最小次小查找模块的输出乘以一个常数，该常数通过软件仿真得到，乘法器的输出再通过第二截位运算器，将校验更新值的位宽约束在一定范围内，之后再经过第二补码转换器，得到最终本次迭代的校验更新值。

5.根据权利要求4所述的分层分块非规则低密度校验码译码器，其特征是，所述最小次小查找模块由许多四输入二输出小单元组成和二输入二输出小单元；

所述二输入二输出小单元输入两个节点信息，输出为按大小排列好的的原样数据，作用是对两个数进行排序，由选择器构成；

所述四输入二输出小单元四个输入是两个二输入二输出或另两个个四输入二输出的四个输出，作用是把已经排好大小的两组输入数据里面选出四个里的最小与次小值。

6.根据权利要求2所述的分层分块非规则低密度校验码译码器，其特征是，所述的信息比特处理单元，包括：缓存器、第三补码转换器、加法器，其中：

缓存器用于存放比特节点处理单元传输过来的信息节点的比特更新值，其长度等于与当前校验节点相连的信息节点的个数，即等于校验矩阵对应当前校验节点的行重；

第三补码转换器接收校验节点处理单元中的缓存器传输过来数据，将符号-绝对值形式的数据转换为补码形式；

加法器将第三补码转换器的输出和校验节点处理单元传输过来的本次迭代的校验更新值相加，得到信息节点后验概率似然比更新值，传递给译码循环移位寄存器。