[发明专利]半导体封装件

说明书

技术领域

本发明涉及一种半导体封装件，尤指一种具控制芯片的半导体封装件。

背景技术

常见的多芯片封装结构是采用并排式(side-by-side)，以将多个芯片并排设置于一基板的置晶面上，且该些芯片与基板上导电线路之间的电性连接方式一般为打线方式(wire bonding)。然而，因该基板的面积会随着芯片数目的增加而增加，所以该并排式多芯片封装结构的缺点为封装成本太高及封装结构尺寸太大。

为解决上述问题，近年来通过使用垂直式的堆栈方法以增加芯片的数量，且其堆栈的方式依芯片的设计与打线制程而各有不同。例如：记忆卡的电子装置中所设的闪存芯片(flash memory chip)或动态随机存取内存芯片(Dynamic Random Access Memory，DRAM)等，该芯片的焊垫集中于一边，所以其堆栈方式为阶梯状结构，以便于打线且可减少置放内存芯片的面积。

图1A及图1B为美国专利第6,538,331号所揭示的记忆卡的多芯片堆栈的半导体封装件，其于一封装基板10上堆栈多个半导体芯片11a，11b，且于不妨碍打线作业的原则下，将上方半导体芯片11b偏移一预定距离而设于下方半导体芯片11a上以呈阶梯状结构，再于该上方半导体芯片11b上设置一具有多个焊垫120的控制芯片(controller)12，并借由焊线13使该些半导体芯片11a，11b及该控制芯片12的焊垫120电性连接该封装基板10。

然而，相较于并排式(side-by-side)多芯片封装结构，前述的半导体封装件虽可缩小封装基板10的使用面积，但却会使整体封装体积的厚度增加，因而难以符合薄化的需求。

此外，该控制芯片12以打线方式电性连接该封装基板10，使该些焊垫120仅能设于该控制芯片12边缘，因而减少电性接点的数量，导致该控制芯片12的效能无法提升，以致于无法符合现今终端产品所需的高效能需求。

因此，如何克服现有半导体封装件的种种问题，实为一重要课题。

发明内容

鉴于上述现有技术的缺点，本发明的主要目的在于提出一种半导体封装件，以降低整体封装件的厚度，而达到薄化的目的。

本发明所提出的半导体封装件，包括：封装基板；依序以错位方式相堆栈于该封装基板上的多个半导体芯片，使该封装基板与该相堆栈的半导体芯片之间形成一容置空间；以及置放于该容置空间中的封装基板上的控制芯片，其以覆晶方式电性连接该封装基板。

前述的本发明半导体封装件，是借由将控制芯片置放于该容置空间中的封装基板上，以取代如现有技术中将控制芯片置放于最上方的半导体芯片上，所以本发明有效降低整体封装件的厚度，以符合薄化的需求。

此外，本发明的控制芯片借由覆晶方式电性连接该封装基板，以取代如现有技术的打线方式，所以本发明的控制芯片的该些焊垫可布设于该控制芯片的表面，而不局限于边缘，以增加电性接点的数量，使该控制芯片的效能得以提升，以符合现今终端产品所需的高效能需求。

另外，依前述的本发明半导体封装件的实施例，本发明还提供其具体技术，详如后述。

附图说明

图1A为现有半导体封装件的剖面示意图；

图1B为现有半导体封装件的局部上视示意图；

图2为本发明半导体封装件的剖面示意图；以及

图3为本发明半导体封装件的另一实施例的剖面示意图。

主要组件符号说明

10，20  封装基板

11a，11b，210a，210b，210a’，210b’半导体芯片

12，22  控制芯片

120     焊垫

13，23  焊线

21      阶梯状结构

220     焊球

24      封装胶体

S       容置空间。

具体实施方式

以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。