[发明专利]半导体封装件及其制法

说明书

技术领域

本发明有关一种半导体封装件，尤指一种具覆晶结构的半导体封装件及其制法。

背景技术

封装技术中，相较于打线接合(Wire Bond)技术，覆晶技术的特征在于半导体芯片与基板间的电性连接是透过焊锡凸块而非一般的金线。而该种覆晶技术的优点在于该技术可提升封装密度以降低封装组件尺寸，同时，该种覆晶技术不需使用长度较长的金线，所以可提升电性性能。

目前覆晶技术将多个导电凸块形成于芯片的电极垫上，且将数个由焊料所制成的预焊锡凸块形成于封装基板的焊垫上，并在可使该预焊锡凸块熔融的回焊温度下，将预焊锡凸块回焊至相对应的导电凸块，以形成焊锡接。最后，使用底部填充材料以耦合芯片与封装基板，确保芯片与封装基板两者的电性连接的完整性与可靠性。

请参阅图1A及图1B或其它相关专利(如第US7,382,049号美国专利、第US7,598,613号美国专利)，揭示覆晶式半导体封装件的不同实施例。

如图1A所示，其揭示一种覆晶式半导体封装件1a，其制法为于一具有焊垫100的封装基板10上形成保护层101，且该保护层101外露该焊垫100；接着，于该焊垫100上形成锡膏12，使该半导体芯片13的凸块底下金属层(Under Bump Metallization，UBM)131结合该锡膏12，以令该半导体芯片13覆晶结合于该封装基板10上；最后，于封装基板10与半导体芯片13之间填充底胶(under-fill)11。

如图1B所示，揭示另一种覆晶式半导体封装件1b，其制法为于一具有焊垫100的封装基板10上形成保护层101，且该保护层101外露该焊垫100；接着，于该焊垫100上形成铜凸块102；之后，于该铜凸块102上形成锡膏12，使该半导体芯片13的铜凸块130嵌入该锡膏12中，以令该半导体芯片13覆晶结合于该封装基板10上；最后，于封装基板10与半导体芯片13之间填充底胶11。

然而，借由锡膏12结合铜凸块102，130的制程，因锡膏12受挤压后容易变形，所以不易准确控制整体导电结构14a(UBM 131与锡膏12)，14b(铜凸块102，130与锡膏12)的高度，导致导电结构14a，14b平整性不佳的问题，使该半导体芯片13呈倾斜状态，严重影响后续封装基板10与半导体芯片13作电性连接时的可靠度，且当锡膏12的量过多时，两相邻的导电结构14a，14b容易发生锡桥(solder bridge)而导致短路。

此外，于封装基板10与半导体芯片13之间填充该底胶11时，容易产生空洞(void)现象。

又，该锡膏12对于该UBM 131的金属材质可能会发生不湿润(non-wetting)的情形，而导致锡膏12与铜凸块102，130之间的结合力不佳，甚至发生封装基板10与半导体芯片13脱离的状况。

因此，如何克服现有技术的种种问题，实为一重要课题。

发明内容

为克服现有技术的种种问题，本发明的主要目的在于提供一种半导体封装件及其制法，以使导电结构的整体高度得以保持平整，以避免电子组件倾斜。

本发明的半导体封装件的制法包括：于表面具有多个焊垫的一承载板上形成封装层，且于该封装层上形成多个对应各该焊垫的开孔；以导电材填充该开孔，且该导电材电性连接该焊垫；以及将电子组件设于该封装层上，该电子组件的表面上具有多个导电凸块，且各该导电凸块对应容置于各该开孔中以电性连接该导电材。

本发明还提供一种半导体封装件，包括：具有多个焊垫形成于其上的承载板；形成于该承载板表面上的封装层，且具有多个对应各该焊垫的开孔；填充于该开孔中的导电材，且电性连接该焊垫；以及设于该封装层上的电子组件，且该电子组件具有多个导电凸块，其中，各该导电凸块对应容置于各该开孔中以电性连接该导电材。

前述本发明的半导体封装件及其制法中，该导电材可为导电胶或锡膏。

前述本发明的半导体封装件及其制法中，借由形成封装层于该承载板表面上，以于该封装层中形成开孔而控制导电材的位置及体积，不仅可控制整体导电结构的高度，且因该导电材受导电凸块挤压后不会溢流出该开孔，而可避免相邻的两导电结构发生桥接。

此外，本发明因无需使用底胶，而可避免产生空洞现象。又，若该导电材为导电胶时，可增强导电材与金属材之间的结合力，以避免发生封装基板与电子组件脱离的状况。

附图说明

图1A、图1B为现有覆晶式半导体封装件的剖面示意图；以及

图2A至图2E为本发明半导体封装件的制法的剖面示意图。其中，图2E’为图2E的另一实施例。