[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造技术，更具体地说，涉及一种半导体器件及其制造方法。

背景技术

随着半导体技术的飞速发展，半导体器件的特征尺寸不断缩小，使集成电路的集成度越来越高，这对器件的性能也提出了更高的要求。

目前，在CMOSFET(互补金属氧化物半导体场效应晶体管)制造工艺的研究可大概分为两个方向，即前栅工艺和栅极替代工艺，前栅工艺的栅极的形成在源、漏极生成之前，会对栅氧化层产生影响，而在器件尺寸不断减小后，会对器件的电学特性产生影响，而栅极替代工艺(后栅工艺，Gate Last)的栅极则在源、漏极生成之后形成，此工艺中栅极不需要承受很高的退火温度，对栅氧化层的影响较小。

然而，CMOSFET的后栅工艺虽然减小了栅氧化层变化对器件性能的影响，却增加了源/漏寄生电阻。参考图1，图1为后栅工艺形成的COMSFET，在形成替代栅堆叠100后，在层间介质层110内开接触孔，并在接触孔中形成金属硅化物120的，而在金属硅化物120和侧墙102之间为没有形成金属硅化物，会大大增加器件的寄生电阻，影响器件的性能。

发明内容

本发明实施例提供一种半导体器件的制造方法，为肖特基势垒场效应晶体管(Schottky barrier S/D MOSFET)/(Metallic silicide S/D MOSFET)的制造方法，减小了器件的寄生电阻，从而提高器件的性能。

为实现上述目的，本发明实施例提供了如下技术方案：

一种半导体器件的制造方法，包括：

提供半导体衬底；

在所述半导体衬底上形成伪栅区和伪栅区的侧墙；

在伪栅区两侧的半导体衬底上形成外延层，以形成源漏区，所述外延层为金属硅化物、金属锗化物或金属硅锗化物；

覆盖所述外延层以形成层间介质层；

去除所述伪栅区，形成开口；

在所述开口内壁形成栅介质层，以及栅介质层上形成填满所述开口的金属栅电极。

可选地，所述半导体衬底为Si、SOI、Ge、GOI或Si-Ge衬底。

可选地，形成所述外延层的步骤包括：淀积金属，在伪栅区两侧的半导体衬底上、伪栅区上以及侧墙上形成金属薄层；进行第一热退火，所述金属薄层同伪栅区两侧的半导体衬底反应形成所述外延层，以形成源漏区，所述外延层为金属硅化物、金属锗化物或金属硅锗化物；去除伪栅区上以及侧墙上的金属薄层。

可选地，所述金属薄层从包括下列元素的组中选择元素来形成：Co、Ni、Ni-Pt或Ni-Co。

可选地，所述金属薄层为Co时，金属薄层的厚度小于5mn；所述金属薄层为Ni时，金属薄层的厚度不大于4nm；所述金属薄层为Ni-Pt时，金属薄层的厚度不大于4nm，金属薄层中Pt％≤8％；所述金属薄层为Ni-Co时，金属薄层的厚度不大于4nm，金属薄层中Co％≤10％。

可选地，所述外延层为包括以下元素组合的化合物：NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y、Ni_1-xCo_xSi_2-y、NiGe_2-y、Ni_1-xPt_xGe_2-y、CoGe_2-y、Ni_1-xCo_xGe_2-y、Ni(Si_1-zGe_z)_2-y、Ni_1-xPt_x(Si_1-zGe_z)_2-y、Co(Si_1-zGe_z)_2-y或Ni_1-xCo_x(Si_1-zGe_z)_2-y，其中，0＜x＜1，0≤y＜1，0＜z＜1。

可选地，在形成外延层之后、形成层间介质层之前，还包括步骤：在外延层中进行离子注入；以及，在形成栅介质层后，进行第二热退火，以使外延层中的注入的离子聚集在外延层与沟道的界面处，以形成掺杂离子聚集区。