[发明专利]LDMOS器件及其制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，更具体地说，涉及一种LDMOS器件及其制造方法。

背景技术

静电放电(ESD)是日常生活中普遍存在的自然现象，静电放电过程可在短时间内产生大电流，如发生在人体上的静电放电现象(简称HBM)，通常发生在几百个纳秒内，最大的电流峰值能达到几个安培，而在其它一些模型，如CDM(充电器件模型)、MM(机器模型)中，静电放电发生的时间更短，产生的电流更大，如此大的电流在短时间内通过集成电路，产生的功耗会严重超过电路本身能够承受的最大值，从而对集成电路产生严重的物理损伤，严重时会导致集成电路失效。

为了避免静电放电过程对集成电路造成的严重影响，实际应用中主要从环境和电路本身两方面来解决该问题。在环境方面，主要是减少静电的产生和及时消除静电，如使用不易产生静电的材料、增加环境湿度、操作人员和设备接地等；电路方面主要是增加集成电路本身的静电放电耐受能力，如增加额外的静电保护器件或电路，来保护集成电路内部不被静电放电损害。

作为静电保护器件的低压器件，现有技术中可通过增大器件漏端的金属接触部位与周边场氧之间的距离，来增加器件开通时的电阻，使器件在ESD过程中的维持电压升高，使更多并联的叉趾打开，从而使ESD过程产生的大电流得以疏导。

但是对于高压器件来说，其本身的工作电压很高，而维持电压很低，很难采用上述方法使高压器件的维持电压提高到抵抗ESD所需要的程度，因此，上述方法随着器件工作电压的提高变得不再有效。

LDMOS(横向双扩散金属氧化物半导体场效应管，Lateral Double-diffuse MOS)器件是现有ESD保护器件中常用到的器件，尤其是在高压工艺中，但是在ESD过程产生的大电流应力的条件下，LDMOS器件却很容易损坏，在高压工艺中更是如此。

现有技术中为了提高LDMOS器件的抗ESD能力，通常是增大LDMOS器件的面积，也就是在多指结构中，增加LDMOS器件的条数，但是由于LDMOS器件本身的维持电压很低，采用这种方法的效果也不是很理想。

因此，如何在高压工艺中，提高LDMOS器件的抗ESD能力，是目前亟需解决的问题。

发明内容

本发明实施例提供了一种LDMOS器件及其制造方法，提高LDMOS器件的抗ESD能力。

为实现上述目的，本发明实施例提供了如下技术方案：

一种LDMOS器件，包括：

基底，所述基底包括第一阱区、位于所述第一阱区表面内的第二阱区、位于所述第二阱区表面内的掺杂区、位于所述掺杂区周边的场氧以及位于所述场氧下方的漂移区；

位于所述掺杂区表面内的漏区，所述漏区边缘与所述漂移区边缘具有一定距离。

优选的，所述漏区边缘与所述漂移区边缘的距离越大，所述漏区与所述漂移区间的电阻越大，在所述漏区与所述漂移区之间的电流的流通路径越宽。

优选的，所述LDMOS器件的面积大于常规LDMOS器件的面积。

优选的，所述漂移区的掺杂浓度小于所述漏区的掺杂浓度，大于所述第一阱区和第二阱区的掺杂浓度。

优选的，所述漏区边缘与所述漂移区边缘的最小距离L_min为，所述LDMOS器件的ESD耐受能力为1.9kv时的所述漏区边缘与所述漂移区边缘的距离。

优选的，所述LDMOS器件的ESD耐受能力在2kv以上。

优选的，所述LDMOS器件为0.5μm工艺节点下，击穿电压为60v的LDMOS器件时，L_min＝3μm。

优选的，所述LDMOS器件的所述漏区边缘与所述漂移区边缘的距离为L_min～2*L_min。

优选的，所述LDMOS器件还包括：

位于所述第一阱区和场氧表面上的栅区；

位于所述第一阱区表面内的源区。

本发明实施例还公开了一种LDMOS器件的制造方法，包括：

提供基底，所述基底包括第一阱区、位于所述第一阱区表面内的第二阱区、位于所述第二阱区表面内的掺杂区、位于所述掺杂区周边的场氧以及位于所述场氧下方的漂移区；

在所述掺杂区表面内形成漏区，所述漏区边缘与所述漂移区边缘具有一定距离。

与现有技术相比，上述技术方案具有以下优点：