[发明专利]半导体封装件及其制法

说明书

技术领域

本发明有关一种半导体封装件，尤指一种使布线更弹性化的半导体封装件及其制法。

背景技术

随着半导体技术的演进，半导体产品已开发出不同封装产品型态，而为追求半导体封装件的轻薄短小，因而发展出一种四方平面无引脚(Quad Flat No leads，QFN)的封装技术，其特征在于导脚不凸出该胶体表面。

如图1所示，其为第7,795,071号美国专利揭示的QFN封装件的线路结构，其通过于具有贯穿的开口100的承载板10上形成覆盖该开口100一侧的绝缘层14，该绝缘层14具有外露于该开口100的置晶侧14a与相对的植球侧14b，于该置晶侧14a上埋设多个电性接触垫12及导电迹线11，且于该植球侧14b中埋设多个植球垫15。其中，该导电迹线11位于各该电性接触垫12之间，且该植球垫15与该电性接触垫12相接合于该绝缘层14中，又该电性接触垫12用于电性连接芯片(图未示)，而该植球垫15结合焊球(图未示)以接置电路板(图未示)。

然而，现有线路结构中，该植球垫15与该电性接触垫12的位置相同(中心对齐)，使得焊球布设(solder ball layout)与电性接触垫12的位置需相互配合，造成相互牵制，所以使该植球垫15的植球面积A’受到限制(其宽度约230μm)而无法增加，因而降低焊球的结合力。

此外，各该植球垫15之间的植球间距b’约500μm，且该电性接触垫12的位置需配合该植球垫15，所以各该电性接触垫12(径长d’约290μm)的间距也需配合各该植球垫15的植球间距b’，而无法增加各该电性接触垫12的间距，导致该导电迹线11的数量受限(导电迹线11的线宽w’与线距t’均约40μm)，如图所示的最多两条导电迹线11，因而难以提升布线密度。

因此，如何克服现有技术于提升布线密度上的瓶颈，实为一重要课题。

发明内容

为克服现有技术的问题，本发明提出一种布线弹性化的半导体封装件及其制法，可依需求调整植球垫的植球面积，使布线更弹性化。

本发明所提供的半导体封装件，包括：具有相对的第一与第二表面的介电层；置于该介电层的第一表面上的半导体芯片；埋设且外露于该介电层的第一表面，并电性连接该半导体芯片的至少二个电性接触垫；设于该介电层的第二表面上的多个植球垫；以及设于该介电层中的多个导电柱，且各该导电柱具有相对的第一端与第二端，该第一端结合该电性接触垫，而第二端结合该植球垫，以电性连接该植球垫与该电性接触垫。

本发明还提供一种半导体封装件的制法，其包括：于一基板上形成至少二个电性接触垫；形成至少二个导电柱于该电性接触垫上；形成介电层于该基板上，以包覆该导电柱与电性接触垫，且该介电层外露该导电柱；形成多个植球垫于该介电层与该导电柱上，以电性连接该导电柱；形成绝缘保护层于该介电层上，且该绝缘保护层外露该植球垫；贯穿该基板以形成开口，以令该开口外露该些电性接触垫；以及置放半导体芯片于该开口中，使该半导体芯片电性连接该些电性接触垫。

本发明的半导体封装件及其制法中，通过先于电性接触垫上形成导电柱，再于导电柱上形成植球垫，使植球垫的布设与电性接触垫的位置无需相互配合，所以该植球垫的位置及植球面积可任意调整，以增加焊球布设的设计弹性。

此外，因各该电性接触垫的间距不需配合各该植球垫的间距，所以可依需求调整各该电性接触垫的间距，以增加电性接触垫布设的设计弹性，使各该电性接触垫之间可弹性化设计导电迹线的数量，进而可调整布线密度。

另外，依前述的本发明的半导体封装件及其制法，本发明还提供其更具体的技术，详如后述。

附图说明

图1为现有QFN封装件的线路结构的剖面示意图；以及

图2A至图2G为本发明半导体封装件的制法的剖面示意图；其中，图2E’至图2F’为图2E至图2F的另一实施例。

主要组件符号说明

10 承载板

100，200 开口

11，21 导电迹线

12，22 电性接触垫

14 绝缘层

14a 置晶侧

14b 植球侧

15，25，25’ 植球垫

2 半导体封装件

20 基板

210，230 光阻

23 导电柱

23a 第一端

23b 第二端

24 介电层

24a 第一表面

24b 第二表面

250，250’ 表面处理层