[发明专利]晶片级封装结构及其制造方法无效
申请号: | 201110238827.2 | 申请日: | 2011-08-19 |
公开(公告)号: | CN102270616A | 公开(公告)日: | 2011-12-07 |
发明(设计)人: | 博纳德.K.艾皮特;凯.艾斯格 | 申请(专利权)人: | 日月光半导体制造股份有限公司 |
主分类号: | H01L23/48 | 分类号: | H01L23/48;H01L23/31;H01L21/60;H01L21/56 |
代理公司: | 北京市柳沈律师事务所 11105 | 代理人: | 陶凤波 |
地址: | 中国台*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 晶片 封装 结构 及其 制造 方法 | ||
1.一种晶片级封装结构,包含:
至少一芯片;
一封装胶体,包覆该至少芯片;
多个金属插塞内埋于该封装胶体内;
至少一顶内连线图案,位于该封装胶体的一上表面,其中该顶内连线图案连接至一或多个该些金属插塞,而在该顶内连线图案与所连接的一或多个该些金属插塞之间具有一第一界面;
至少一顶导线图案,位于该封装胶体的该上表面;
至少一底内连线图案,位于该封装胶体的一下表面,其中该底内连线图案连接至一或多个该些金属插塞,而在该底内连线图案与所连接的一或多个该些金属插塞之间具有一第二界面;以及
至少一底导线图案,位于该封装胶体的该下表面。
2.如权利要求1所述的晶片级封装结构,还包括第一介电层与第二介电层位于该封装胶体的该下表面,其中该至少底内连线图案与该至少底导线图案夹在该第一介电层与该第二介电层之间。
3.如权利要求2所述的晶片级封装结构,还包括至少一电性接点位于该至少底内连线图案或该至少底导线图案上。
4.如权利要求1所述的晶片级封装结构,其中该至少芯片为一集成电路或微电机系统。
5.如权利要求1所述的晶片级封装结构,其中该金属插塞为圆柱铜插塞。
6.一种晶片级封装结构制造方法,包含:
提供位于一载体上的至少一芯片;
形成一封装胶体于该载体之上以包覆该至少芯片;
利用一空气压力射击系统将多个插塞射入该封装胶体;
形成一顶金属层于该封装胶体的一上表面并形成一底金属层于该封装胶体的一下表面。
7.如权利要求6所述的晶片级封装结构制造方法,还包括进行一激光钻孔制作方法,在该封装胶体之中形成多个开口。
8.如权利要求7所述的晶片级封装结构制造方法,其中该激光钻孔制作方法为二氧化碳激光或紫外光激光钻孔制作方法。
9.如权利要求7所述的晶片级封装结构制造方法,其中该些插塞射入该些开口之中并填满该些开口。
10.如权利要求6所述的晶片级封装结构制造方法,其中该些插塞的材质为铜。
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