[发明专利]晶片级封装结构及其制造方法

说明书

技术领域

本发明涉及一种半导体封装结构与其相关制作方法，且特别是涉及一种晶片级封装结构与其相关制作方法。

背景技术

目前所普遍采用的晶片级封装方式(Wafer level packaging；WLP)可大大地改善封装效率并降低半导体封装的尺寸。传统扇入(Fan-in)晶片级封装制作方法是在为切割的晶片上进行，而使最终封装产品尺寸约与管芯大小差不多。而扇出(Fan-out)晶片级封装制作方法则使利用重建晶片(Reconstitutionwafer)，亦即是将各独立管芯重新排列成人造模铸晶片，因此可减少使用昂贵覆晶基底的需求，以封装胶体扩大封装尺寸，以供更高输出/输入(Input/Output；I/O)端应用。

发明内容

本发明的目的在于提出一种晶片级封装结构，其内具有穿胶插塞(through-mold plug)连接结构，贯穿封装胶体的插塞是经发射进入晶片级封装结构，成本效率较佳，穿胶插塞帮助连接立体晶片级封装结构内的堆叠芯片或连结封装结构至下一级基板。

本发明提供一种晶片级封装结构制造方法。先提供位于载体上的至少一芯片，形成一封装胶体于该载体之上以包覆该至少芯片。利用一空气压力射击系统将多个插塞射入该封装胶体。接着，形成一顶金属层于该封装胶体的一上表面并形成一底金属层于该封装胶体的一下表面。为提高插塞对位准确度，可进行一激光钻孔制作方法，在该封装胶体之中形成多个开口。

在本发明的一实施例中，前述该些插塞的材质为铜。前述顶金属层或底金属层的材质是铜或铜合金，以溅镀或电镀形成。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是本发明的一实施例的一种晶片级封装结构剖面示意图；

图2是本发明的一实施例的一种堆叠封装结构剖面示意图；

图3A-图3G是本发明的一实施例的一种晶片级封装结构制造方法的剖面示意图。

主要元件符号说明

10：封装结构

20a、20b、20c：电子元件

100：载体

102：胶带

105：金属插栓

106：金属插塞

109：接触垫

110：芯片

112a：内连线图案

112b：导线图案

113、115：介电层

112、114：金属层

114a：底内连线图案

114b：底导线图案

116：重布线路层

130：封装胶体

106a、130a：上表面

106b、130b：下表面

140：电性接点

240：接点

S：开口

L：界面

GH：空气压力驱动射击系统

具体实施方式

图1是依照本发明的一实施例的一种晶片级封装结构剖面示意图。图1所示的晶片级封装结构10包括至少一芯片110、一封装胶体130包覆芯片110、多个金属插塞106贯穿封装胶体130、内连线图案112a连接至插塞106与导线图案112b以及重布线路层(redistribution layer；RDL)116。重布线路层116包括一第一介电层113、一金属层114与一第二介电层115。重布线路层116可为单层结构(仅包括金属层114)或多层结构(至少如图所示三层)。重布线路层116可为如图所示扇出重布线路层，也可为扇入重布线路层。

由于不需电镀形成插塞106，晶片级封装结构10不需要在插塞106与封装胶体130间形成电镀种层。通过内连线图案112a，其上可堆叠其他半导体封装或堆叠不同电子元件于晶片级封装结构10之上。晶片级封装结构10可还包括位于重布线路层116的金属层114上的电性接点(electrical contacts)140。电性接点140可为例如焊球来连接晶片级封装结构10至外接端如系统电路板(未图示)。金属层114电连接芯片110的接触垫109与电性接点140或电连接插塞106与电性接点140。在插塞106与内连线图案112a之间以及插塞106与重布线路层116的金属层114之间，具有界面L(显微镜下可见接合线)。芯片110可为集成电路或任意半导体芯片如微电机系统(MEMS)。图1所示晶片级封装结构10仅包含一芯片，但也可理解本案的封装结构端视所需可包括任意数目(单一、两个、或多个)芯片。