[发明专利]压应变p-MOSFET器件结构及其制造方法

说明书

技术领域

本发明涉及一种金属氧化物半导体场效应晶体管(MOSFET)器件结构及其制造方法，特别地涉及一种通过多层薄膜在沟道方向引入压应力以提高载流子迁移率、改善器件性能的新型p-MOSFET器件结构及其制造方法。

背景技术

半导体器件制造技术是整个电子工业的基石，而制造互补型金属氧化物半导体(CMOS)场效应晶体管(FET)又是半导体器件制造技术中最重要部分。CMOS-FET包括一个以电子为载流子的N型场效应晶体管(n-MOSFET)和以空穴为载流子的P型场效应晶体管(p-MOSFET)。在20世纪的将近40年中CMOS-FET的尺寸一直按照摩尔定律等比例缩小，可是到2000年左右，栅极下面的二氧化硅绝缘层减薄到只有1nm左右，栅极漏电流呈指数生长。因此传统的按比例尺寸缩小法则行将失效，要想继续缩小CMOS-FET的尺寸，就必须研发新的工艺，材料和器件结构。2003年Intel率先成功量产应变沟道CMOS晶体管，标志着后摩尔时代的到来。应变硅技术从90nm技术节点一直到目前的32nm技术节点一直是继续推动半导体制造技术前进的重要发明。

目前工业界广泛应用到p-MOSFET上的应变技术包括：源漏区外延硅锗合金(e-SiGe)和应力垫层(Stress Liner)。e-SiGe是利用硅锗合金的晶格常数比硅的晶格常数大，在导电沟道中引入压应力；Stress Liner是利用氮化硅薄膜覆盖p-MOSFET的源漏区和栅极，由于可以通过调节工艺参数提高氮化硅薄膜中的压应力，进而在导电沟道中引入压应力。压应力可以减小空穴的有效输运质量和散射几率，进而提高空穴的迁移率；提高p-MOSFET的速度和导通关断比，以及导通状态下的电流容量。类似地，对于n-MOSFET，通过材质为SiC的源漏区和氮化硅的应力垫层来提供沟道方向的拉应力，从而提高电子的迁移率，进而提高器件性能。

如图1A所示为常规的例如90nm技术的长沟道器件，图1B所示为目前例如32nm技术的短沟道器件，可见随着器件尺寸的不断减小，相邻的两个器件001(001’)/002(002’)之间的空间003/003’变的越来越狭窄，传统厚度的应力薄膜101/102在更小尺寸的器件上集成时101’/102’应变效果逐渐减弱，也即如图所示为沟道方向的箭头变短代表应力大小在减弱。这就需要集成新的材料，即使是很狭窄的器件距离仍然能够在导电沟道中产生足够大的应变效果。

类金刚石非晶碳(Diamond-like Carbon，以下称DLC)是一种介于石墨和金刚石之间的碳元素的亚稳态单质。DLC在过去的二十年间得到了广泛的研究。DLC最大的特点是其优异的机械性能，通常用来做超硬掩模材料。DLC的本征的压应力非常高通常大于6GPa，限制了DLC薄膜的生长厚度。对于材料学者来说：理想的DLC薄膜应该是既有优异的机械性能，又没有太高的本征应力。用磁过滤脉冲阴极真空弧淀积(FCVA)方法能够生长sp3键成分高的DLC薄膜(sp3成分高达80％)，其中碳离子的能量在100eV左右时，淀积得到的DLC机械性能最好；表现在Sp3键成分最高，质量密度最大，杨氏模量最大，硬度最大。IBM、Intel、TSMC等大公司纷纷研究利用非晶碳薄膜引入应力。

在专利：US7851288中，IBM公开了利用碳基薄膜引入应力的方法，但是IBM忽视了要想生长压应力最高的非晶碳薄，存在着一个约100eV的能量窗口，而如此高的能量使得衬底上的金属硅化物性能下降。

在专利：US7842537中，Intel公开了利用非晶碳薄膜在衬底上方或者衬底里面引入应力的方法，在衬底里面生长非晶碳膜的方法工艺步骤复杂很难被工业界所接受，而其在衬底上方生长非晶碳膜的方法一方面没有防扩散防轰击阻挡层，另一方面因为非晶碳膜的电阻率变化范围很大(10²-10¹⁶)，如果在源漏和栅极上淀积连续的非晶碳膜可能会有非常大的漏电流产生，器件的性能也就严重下降。

在专利：US0200179中，TSMC公开了掺入氟元素的非晶碳薄膜；可惜的是不掺入氟元素的四面体非晶碳薄膜才具有最大的压应力。

在专利：US7906817中，Novellus公开的使用PECVD的方法生长的压应力四面体非晶碳薄压应力不超过4GPa，而用FCVA生长的四面体非晶碳薄膜本征压应力可以大于10GPa。此外采用PECVD方法生长的氮化硅都可以达到3GPa的压应力。

总而言之，当前的短沟道应力MOSFET无法进一步有效提高应力以改善器件性能，亟需一种改进的新型器件结构及其制造方法。