[发明专利]一种支持时分交换的FPGA互连结构

权利要求书

1.一种支持时分交换的FPGA互连结构，其特征在于：在传统FPGA结构的互连电路中添加串化器（SER）、解串器（DES）、时分复用单元（TDM）、时隙交换单元（TSE），以支持TDE-FPGA结构；即在传统CB结构的互连线段中加入串化器，将并行的互连线转为串行；并通过在SB的输入端加入若干个时分交换单元，用支持时分交换的SB结构代替原来的传统SB结构。

2.根据权利要求1所述的支持时分交换的FPGA互连结构，其特征在于所述的串化器（SER）中，串行数据宽度M=4，输入为并行信号：D0、D1、D2、D3，输出为串行的D0D1D2D3数据信号以及和数据信号并排传输的时钟信号Clkout。

3.根据权利要求2所述的支持时分交换的FPGA互连结构，其特征在于所述的解串器（DES）中，数据宽度M=4的串行数据通过时钟信号采样进入4位串行的D 触发器， 直到4位串行数据全部得到采样后，此时一个4 位的并行数据被锁存至D 触发器中；解串器（DES）中还包括一个edge-to-pulse转换器，该Edge-to-pulse 转换器是一个自复位异或门；三个反相器的延迟决定了下拉电路的持续时间；自复位回路的延迟决定了输出脉冲的宽度；保持器用来保证没有时钟沿到达时，内部结点一直保持高电平。

4.根据权利要求3所述的支持时分交换的FPGA互连结构，其特征在于所述的时分复用单元（TDM），由3个八位移位寄存器、若干个NMOS晶体管和反相器组成。