[发明专利]一种支持时分交换的FPGA互连结构

说明书

技术领域

本发明属于FPGA技术领域，具体涉及支持时分交换的FPGA互连结构。

背景技术

FPGA（Field Programmable Gate Array）即现场可编程门阵列，它是在PAL，GAL，EPLD 等可编程器件的基础上进一步发展的产物，它的出现既解决了定制电路的不足，又克服了原有可编程电路编程点有限的缺点。目前FPGA 已经与ASIC 和ASSP 一起被列为三大核心芯片。

自1985 年Xilinx 公司推出首个现场可编程门阵列FPGA 芯片至今，FPGA 已经历了20 多年的发展历程。凭借工艺技术的不断进步和解决方案的锐意创新，FPGA 在逻辑密度、性能、功耗、成本等方面的突破使其应用领域日益拓展。其独特的可重构计算技术不仅能够降低数字系统的开发风险与开发成本、缩短上市时间，而且通过动态编程、远程在线重构等技术可以有效地降低系统的维护升级成本，因此FPGA 在通讯、多媒体、工业控制、数值计算等领域得到了广泛的应用。综合所有这些因素，FPGA 已经变得越来越重要。

FPGA由CLB（configurable logic block,可编程逻辑块）和可编程互连组成，可编程互连主要由CB(connection box,连接盒)和SB（switch box,开关盒）组成，如图1所示，可编程逻辑块通过可编程互连相连。在大规模FPGA芯片中，互连资源占芯片面积的70%以上，同时互连延时也占整体延时的70%以上，因此互连资源的性能很大程度上决定了FPGA器件的性能。

传统互连资源结构的特点是通过空间上的大量冗余来满足实现各种逻辑电路需要的灵活性，比如开关矩阵中包含大量实现空间交换的互连开关[1][2]，而每次每个应用实例只用到其中很少一部分。现代商业FPGA中，即使一个复杂设计使用了99%的逻辑资源，其所使用的互连资源很可能不超过全部互连资源的5%。

随着FPGA的规模变得越来越大，复杂度也越来越大，对FPGA的逻辑密度和速度要求也越来越高，同时每个互连通道的互连线数量也越来越大，传统的互连资源已经成为了速度、密度提升的瓶颈。

国内外的研究者为了提高FPGA 互连资源的性能做了大量研究[1]6 - p194，分别在互连资源拓扑结构[3]~ [4]、使用单方向驱动器[5]、开关矩阵拓扑结构[6]、电路级改进[7]等方面做了很多努力。然而这些改进都是在空间结构上的改进，FPGA经过20多年的发展，从几家大FPGA厂商的主流产品结构趋于类同的特点，可以看出要在空间结构方面的在传统结构下做出突破性改进已经越来越困难了。

FPGA实现的逻辑电路性能往往比ASIC实现慢几倍，是因为FPGA复杂的互连结构带来了大量延时，文献[8~9]提出了一些流水线互连资源结构，其目的在于通过流水线技术减少互连延时，加快速度，其代价是在互连资源中加入了寄存器，增加了芯片面积和功耗。同时，采用流水线互连后，会增加局部电路的时钟延时，为了保证全局功能正确性，需要在其他路径上增加相应时钟延时单元，这个过程被称为重定时（retiming），这个过程的代价是增加了电路输入输出的时钟延时。

一般FPGA在使用是时钟频率都比较低，通常很少系统时钟会超过200MHz，在流水线结构的基础上，文献[10~11] 提出了一种时分复用(TDM: Time-Division Multiplexed) 互连结构，但是，文献[11]中的结构需要一个高速的全局时钟信号，这个时钟速度与复用比例成正比，这个时钟会带来巨大功耗，同时时钟的速度的提升限制了每级流水线的延时，使得长距离传输信号需要多级流水线，会导致流水线级数过多，进而使得重定时模块设计困难，在实际电路中难以实现。

时分复用的思想在减少互连资源方面具有很大潜力，然而文献[10~11]等出发点主要仅仅考虑在全局互连的时分复用电路级实现，以上文献没有涉及具体的局部互连结构设计，引入时分复用后减少了全局互连连接性将会大大增加局部互连资源设计难度等问题。

当前，商业上FPGA市场基本被XILINX和ALTERA垄断，尚未有国产FPGA产品出现。我国每年国进口FPGA要花40亿以上人民币。FPGA两家巨头凭借大量核心专利，占领国际市场，若没有根本性创新产品面市，外来者将很难进入该领域。

目前，国内FPGA研究主要集中在传统结构上。本发明提出一种全新的FPGA互连资源结构就是为了突破国外的专利封锁，若该研究能够在国产FPGA芯片应用，将能够为FPGA器件的国产化带来很大的社会效益和经济效益。

参考文献：