[发明专利]双重图形光刻中对半导体器件设计布局的分解和标记

说明书

技术领域

本发明基本上涉及用于半导体器件制造中的光掩模，以及这种光掩模的制造。更具体地来说，本发明涉及针对光掩模的双重图形光刻(Double Patterning Lithography，DPL)器件布局分解。

背景技术

在如今的半导体制造工业中，大规模集成电路(LSI)器件在集成度和复杂度的级别增加方面持续发展。这些集成度的级别增加需要改进和制造出精密的以及高度准确的LSI图案。这些图案需要高度准确的图案形成技术，从而形成精密的图案部件。根据传统技术，诸如集成电路的半导体器件利用光掩模设置形成在半导体基板上，每个光掩模都用于形成特定器件水平面(device level)的完整暴露图案。利用光刻和其他操作将暴露图案转移到器件上，该暴露图案还可以称为器件图案。当暴露图案形成在诸如光刻胶的掩模层中时，该暴露图案可以用作掩模，从而进行注入、蚀刻或者任何其他在基板上实施的用于制造器件图案的工艺操作。随着器件的部件(feature)变得越来越小，之间并且间隔越来越接近，并且当器件部件的尺寸接近或者变得小于用于暴露特定部件的光线的波长时，一种方式是利用DPL，双重图形光刻而，以在半导体基板上形成器件图案。

根据传统方法，设计室(design house)提供的暴露图案的设计布局通常位于电子文件中，例如，存储在计算机可读存储介质上的文件。该设计布局可以利用CAD(计算机辅助设计)技术形成，根据该设计布局，将暴露图案提供到制造光掩模的掩模制造厂。根据DPL技术，将设计布局分解为两个独立部分，每个独立部分形成在独立的光掩模上。分解产生了两个光掩模，可以通过以下方式在半导体器件的成中形成图案：首先利用一个光掩模实施光刻操作，然后在层上实施蚀刻或者注入或者其他操作，接着利用另一光掩模实施第二次光刻操作，并且在层上实施独立的蚀刻或者注入或者其他操作。

传统上，设计室将暴露图案的设计布局提供给掩模制造厂。传统上，由制造厂完成设计布局的分解，其中，制造厂针对手上的设计布局主要仅仅基于最小间隔设计规则而将设计布局分解为两个设计布局，然后由两个分解的设计布局图案制造出两个掩模。当前的DPL技术的缺陷在于，当分解掩模时，掩模制造厂无法考虑到其他因素。根据传统技术，当特定设计布局与不同器件或者不同工艺技术结合使用，或者在不同的器件环境中使用时，而掩模制造厂没有在分解设计布局时考虑到这些不同。

因此，现有的DPL技术被各种缺陷和限制所困扰。

发明内容

根据本发明的一个方面，提供了一种用于将半导体器件的设计布局分解为多个光掩模的方法，其中，多个光掩模可以利用双重图形光刻DPL技术通过组合形成暴露图案，该方法包括：为半导体器件标识暴露图案的将分解的设计布局；将设计布局的电子文件提供给掩模制造厂，设计布局包括：第一部件，第一部件带有第一标记，第一标记指示第一部件将要形成在第一光掩模上；第二部件，第二部件带有第二标记，第二标记指示第二部件将要形成在第二光掩模上；以及拼接位置，通过拼接标记进行标记；以及掩模制造厂基于电子文件将设计布局分解为多个布局，并且根据每个布局形成光掩模。

其中，第一标记、第二标记以及拼接标记包括文本特征、符号、颜色以及遮盖物中的一种。

其中，提供的步骤包括根据设计标准标记设计布局，设计标准包括光学邻近校正、临界尺寸和覆盖的设计规则。

其中，半导体器件包括集成电路器件，并且，提供的步骤包括根据设计、器件、以及工艺标准中的一种标记设计布局，标记的步骤包括以下步骤的至少一种：用相同的标记来标记形状类似的部件；用相同的标记来标记将处于相同工艺条件的部件；用相同的标记来标记尺寸类似的部件；用相同的标记来标记基本上确定器件速度的部件；基于下层器件水平面上的其他器件部件来标记部件；以及在集成电路器件上形成暴露图案之前，根据产生在集成电路器件上的工艺操作的效果标记部件。