[发明专利]一种基于栅致漏极泄漏效应的1T-DRAM的制备方法

说明书

技术领域

本发明涉及一种集成电路制造方法，尤其涉及一种通过提高晶体管的重叠延伸特性从而增大晶体管的栅致漏极泄漏效应，达到体区空穴累积效果的单晶体管动态随机存储器的制备方法。 

背景技术

随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C可嵌入式动态随机存储器（1T/1C embedded DRAM）通过采用堆叠式电容（stack capacitor）、深沟式电容（deep-trench capacitor），从而获得足够的存储电容量（一般要求30fF/cell）。然而在上述电容制备工艺复杂，而且在半导体制作过程中，其与逻辑器件兼容性差。为了克服上述电容的缺陷，人们开始寻求与逻辑器件有着良好兼容性的无电容DRAM（Capacitorless DRAM）应用。因而，无电容将在超大规模集成电路（VLSI）中高性能embedded DRAM       领域具有良好发展前景。 

其中，在Capacitorless DRAM研究中，1T-DRAM（one transistor dynamic random access memory）因其每单元只有4F²而成为目前Capacitorless DRAM的研究热点。1T-DRAM一般为一个绝缘衬底上的硅(SOI)浮体（floating body）晶体管，当对其体区充电，即体区空穴的积累来完成写 “1”，这时由于体区空穴积累而造成衬底效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的空穴放掉来完成写“0”，这时衬底效应消失，阈值电压恢复正常。而读操作是读取该晶体管开启状态时的源端电流，由于“1”和“0”状态的阈值电压不同，两者源端电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。 

1T-DRAM的写“1”是对体区进行充电的过程，而其“1”状态的保留即保持“1”状态时间，其跟充电速率和电子空穴复合速率有关，对此必须充分提高充电速率，以延长空穴的保留时间。根据写“1”操作方法的不同，1T-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离（impact-ionization）在使体区积累空穴，另一类采用栅致漏极泄漏（GIDL）效应在使体区积累空穴。前者由于碰撞电离电流（II current）较大（约比GIDL电流高4个数量级），因而能耗较高，不利于低功耗高速度e-DRAM的要求。相对于前者，采用GIDL效应写“1”的1T-DRAM具有低功耗高速度e-DRAM的优点，它的读操作一般为晶体管的线性区电流，目的用于消除饱和区碰撞电离电流的影响。针对其工作原理，Fujitsu Labs的Yoshida, E.等人的论文《A design of a capacitorless 1T-DRAM cell using gate-induced drain leakage (GIDL) current for low-power and high-speed embedded memory 》和《A capacitorless 1T-DRAM technology using gate-induced drain-leakage (GIDL) current for low-power and high-speed embedded memory》中，均有详细描述。因而如何运用GIDL效应，从而增大写“1”过程中空穴累积效果，增加写“1”速度，从而提高1T-DRAM的性能，是半导体制造中的重要课题。 

发明内容

本发明提供了一种基于栅致漏极泄漏效应的1T-DRAM的制备方法，该方法通过提高半导体晶体管栅极和漏极的重叠延展型，从而增大半导体晶体管的栅致漏极泄漏效应，达到体区空穴累积效果，提高充电速率，从而增大写“1”过程中空穴累积效果，增加写“1”速度，从而提高1T-DRAM的性能。 

本发明一种基于栅致漏极泄漏效应的1T-DRAM的制备方法通过以下技术方案实现其目的： 

一种基于栅致漏极泄漏效应的1T-DRAM的制备方法，其中，包括以下步骤，

步骤一：在N型MOS晶体管制备区域由下至上依次覆盖一层高介电层和一层金属氧化物介电材料层；所述高介电层、金属氧化物介电材料层均形成在栅极槽中； 

步骤二：向所述栅极槽内，金属氧化物介电材料层靠近漏极端注入拥有小功函数的离子，从而降低所述栅极靠近漏极端的功函数，致使栅极下的沟道区域中的靠近漏极端的部分区域在不加栅压的情况下反型为N型，增大晶体管的栅致漏极泄漏效应；