[发明专利]一种预防在双应力氮化硅工艺中光阻失效的方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种预防在双应力氮化硅工艺中光阻失效的方法。

背景技术

随着半导体组件集成度越来越高，散热和量子隧道效应成为芯片小型化工艺技术的新的难题，而应变硅技术(Stain silicon)采用一种成本相对较低、可大规模应用的方法来加大硅原子间距，从而减小电子通行所受到的阻碍，即减小了电阻，器件的发热量和能耗得到一定的降低，运行速度则得以提升，而这段扩张的空间就是电子流动的空间，从而有效降低了散热问题和量子隧道效应。

当集成电路特征线宽缩小到90nm以下时，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在N/PMOS上面淀积高拉或高压应力氮化硅作为通孔刻蚀停止层（Contact Etch Stop Layer，简称CESL）。尤其在65nm制程以下，为了同时提高N/PMOS的电迁移率，有时需要采用双应力层技术（Dual Stress Layer，简称DSL）以同时淀积高拉和高压应力氮化硅于不同的MOS上。

当采用DSL技术，利用选择性刻蚀技术将位于PMOS上面的高拉应力氮化硅、以及NMOS上面的高压应力氮化硅去除时，由于光阻对于氮化硅薄膜中游离的N元素比较敏感，容易中毒而导致光阻曝光效率下降，容易产生光阻残余等缺陷，最终导致光阻定义出的尺寸不一致而使得工艺达不到要求。

图1-3是本发明背景技术中传统DSL工艺方法的流程示意图。例如，如图1-3所示，进行传统的DSL工艺时，会淀积高拉应力（tensile）氮化物层11覆盖MOS器件1上，以作为NMOS的通孔刻蚀阻挡层，然后旋涂光刻胶12覆盖张应力层11，继续曝光、显影后去除NMOS上的光刻胶时，由于张应力层中游离的N元素比较敏感，以至中毒而导致光阻曝光效率下降，从而在NMOS上遗留残余光阻13，从而造成后续工艺缺陷；同样，当淀积高压应力（Comp）氮化物层，光刻、刻蚀形成PMOS的通孔刻蚀阻挡层时，也同样会在光刻工艺中产生有残余光阻。

发明内容

本发明公开了一种预防在双应力氮化硅工艺中光阻失效的方法，在一衬底上形成有多个第一、第二半导体器件，其中，包括以下步骤：

步骤S1：在第一、第二半导体器件所包含的第一、第二栅极结构及衬底上，淀积第一氮化物层；

步骤S2：在He或Ar环境中采用紫外光对第一氮化物层进行照射处理后，采用光刻、刻蚀工艺，去除第二半导体器件上的第一氮化物层；

步骤S3：在第二半导体器件所在的衬底及第二栅极结构上，依次淀积第二氮化物层，其中，所述第二氮化物层同时还覆盖剩余的第一氮化物层；

步骤S4：在反应腔室内通入He或Ar气体，在紫外光环境下对第二氮化物层进行照射处理后，采用光刻、刻蚀工艺，去除剩余的第一氮化物层上的第二氮化物层。

上述的预防在双应力氮化硅工艺中光阻失效的方法，其中，所述第一半导体器件为NMOS器件，所述第二半导体器件为PMOS器件。

上述的预防在双应力氮化硅工艺中光阻失效的方法，其中，所述第一栅极结构为NMOS栅极结构，所述第二栅极结构为PMOS栅极结构。

上述的预防在双应力氮化硅工艺中光阻失效的方法，其中，所述第一、第二栅极结构均包括有栅氧化层、栅极、侧墙和薄氧化层，所述栅氧化层设置在栅极和衬底之间，所述侧墙覆盖所示栅极的侧壁及邻近该栅极的衬底上，薄氧化层覆盖在栅极的上表面及暴露出的衬底上表面。

上述的预防在双应力氮化硅工艺中光阻失效的方法，其中，第一氮化物层为高拉应力氮化物层，第二氮化物层为高压应力氮化物层。

上述的预防在双应力氮化硅工艺中光阻失效的方法，其中，所述第一氮化物层和所述第二氮化物层的制备顺序可以互换。

上述的预防在双应力氮化硅工艺中光阻失效的方法，其中，在紫外光环境下对第二氮化物层进行照射处理时，其环境温度为300-500℃。

上述的预防在双应力氮化硅工艺中光阻失效的方法，其中，在紫外光环境下对第二氮化物层进行照射处理时，其环境气压为2-8torr。

上述的预防在双应力氮化硅工艺中光阻失效的方法，其中，在紫外光环境下对第二氮化物层进行照射处理的时间为10-300s。

上述的预防在双应力氮化硅工艺中光阻失效的方法，其中，在反应腔室内通入He或Ar气体的气体流量为10000-20000sccm。

上述的预防在双应力氮化硅工艺中光阻失效的方法，其中，通入He或Ar气体的喷头与第一、二氮化物层的间距为0.1-0.5inch。