[发明专利]SOI型MOS晶体管的测试结构及其的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种SOI型MOS晶体管的测试结构及其的形成方法。

背景技术

绝缘体上硅(SOI)结构与常规的体硅衬底(bulk substrate)相比有诸多优点，例如：消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用SOI衬底来制作MOS晶体管。

SOI技术带来器件和电路性能提高的同时也不可避免地带来了不利的影响，其中最大的问题在于部分耗尽SOI器件的浮体效应(floating body effect)。当器件顶层硅的厚度大于最大耗尽层的宽度时，由于结构中氧化层的隔离作用，器件开启后一部分没有被耗尽的顶层硅将处于电学浮空的状态，这种浮体结构会给器件特性带来显著的影响，称之为浮体效应。浮体效应会引起科克(kink)效应、漏击穿电压降低、反常亚阈值斜率等现象，从而影响器件性能。

由于浮体效应对器件性能带来不利的影响，如何抑制浮体效应的研究，一直是SOI器件研究的热点。针对浮体效应的解决措施分为两类，一类是采用体接触方式使积累的空穴或电子得到释放，一类是从工艺的角度出发采取源漏工程或衬底工程减轻浮体效应。所谓体接触，就是使氧化层上方、顶层硅底部处于电学浮空状态的区域和外部相接触，导致空穴或电子不可能在该区域积累，因此这种结构可以成功地克服SOI型MOS晶体管的浮体效应。

因为顶层硅较常规的硅衬底厚度小得多，所以所述顶层硅的电阻值较大。又因为通过体接触方式将积累的空穴或电子释放的效果与顶层硅内的电阻大小有关。若电阻过大，则会影响空穴的释放效果。所以测量顶层硅内的电阻数值对衡量空穴释放的效果至关重要。

发明内容

本发明解决的问题是提供一种SOI型MOS晶体管的测试结构及其的形成方法，获取SOI型MOS晶体管的顶层硅的电阻性能，以衡量体接触方式对空穴或电子的释放效果。

为解决上述问题，本发明提供一种SOI型MOS晶体管的测试结构，所述测试结构用于衡量所述SOI型MOS晶体管内体接触方式抑制浮体效应的效果，所述SOI型MOS晶体管包括第一顶层硅，位于所述第一顶层硅表面的栅极结构，分别位于所述栅极结构两侧第一顶层硅内的源区、漏区及体接触区，所述测试结构包括：

第二顶层硅；位于所述第二顶层硅内的第一掺杂区，及分别位于所述第一掺杂区两侧的第二掺杂区，所述第一掺杂区和第二掺杂区通过第二浅隔离区进行隔离，所述第一掺杂区和所述源区及漏区均掺杂有第一离子，且具有相同的离子分布；所述第二掺杂区与所述体接触区均掺杂有第二离子，且具有相同的离子分布。

所述第一离子与第二离子的导电类型相反。

所述体接触区位于所述源区或漏区的与所述栅极结构相对一侧的第一顶层硅内，或者所述体接触区分别位于所述源区与所述栅极结构相对一侧的第一顶层硅内及所述漏区与所述栅极结构相对一侧的第一顶层硅内。

可选的，所述测试结构还包括测试电路，所述测试电路与所述两侧的第二掺杂区电连接，用以测试所述两侧的第二掺杂区之间第二顶层硅的电阻数值，以衡量所述SOI型MOS晶体管内体接触区抑制浮体效应的效果。

可选的，所述测试电路与所述第一掺杂区电连接，以施加不同的反向偏置电压，用以测试所述两侧的第二掺杂区之间第二顶层硅在不同反向偏置电压下的电阻数值，衡量所述SOI型MOS晶体管内体接触区抑制浮体效应的效果。

可选的，所述SOI型MOS晶体管的源区/漏区与所述体接触区之间形成有第一浅隔离区，所述第一浅隔离区和所述测试结构的第二浅隔离区具有相同的尺寸。

可选的，所述第一离子的浓度范围为1.0E18～1.0E20atom/cm³，所述第二离子的浓度范围为1.0E18～1.0E20atom/cm³。

可选的，所述第一顶层硅与所述第二顶层硅掺杂有相同离子浓度的第三离子，所述第三离子的导电类型与所述第二离子的导电类型相同，所述第三离子的浓度范围为1.0E12～1.0E15atom/cm³。

本发明还提供一种SOI型MOS晶体管的测试结构的形成方法，包括：

提供第一基底和第二基底，在所述第一基底表面形成第一顶层硅及在所述第二基底表面形成第二顶层硅；

在所述第一顶层硅表面形成栅极结构；

在第一掺杂环境中进行离子掺杂，形成位于所述栅极结构两侧第一顶层硅内的源区和漏区，及位于所述第二顶层硅内的两个第一掺杂区；