[发明专利]半导体装置及其制造方法

说明书

相关申请的交叉参考

本申请基于并主张2011年3月25日提交的在先日本专利申请2011-068275号的优先权，这里引入并参考其全部内容。

技术领域

本发明涉及一种半导体装置及其制造方法。

背景技术

在沟槽(trench)型栅极构造的MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中，因为导通电阻中沟道电阻所占的比例高，所以利用微细化等使沟道的密度增加，实现导通电阻的降低。若一定程度实现基于沟道密度增加的低导通电阻化，则接着可谋求漂移层的低电阻化。

作为实现漂移层的低电阻化的MOSFET构造，有场板(Field plate)构造(下面也表述为FP构造)、超结(super junction)构造(下面也表述为SJ构造)等。因为任一构造中都能较宽地延伸漂移层中形成的耗尽层，所以能提高漂移层的杂质浓度，并且能得到高耐压。另外，在这种MOSFET为n沟道型元件的情况下，通常漂移层中包含n型杂质，形成沟道的基底(base)层中包含p型杂质。

但是，若漂移层中包含的n型杂质浓度为某个浓度以上，则有时漂移层的流动性急剧减少。另外，在这种MOSFET中，向漂移层的表面注入比n型杂质的量多的p型杂质，从而在漂移层的表面形成导电型与漂移层不同的基底层。因此，在基底层中，自始包含与漂移层中包含的n型杂质大致相同量的n型杂质。因此，在n沟道型MOSFET的实例中，基底层中包含的n型杂质浓度有可能影响到基底层中形成的沟道的电阻。

发明内容

本发明的实施方式提供一种导通电阻较低的半导体装置及其制造方法。

根据实施方式，半导体装置具备：第1导电型的漂移层；设置在所述漂移层之上的第2导电型的基底层；有选择地设置在所述基底层表面的第1导电型的源极层；栅极电极，隔着栅极绝缘膜，设置在贯通所述源极层和所述基底层并到达所述漂移层的沟槽内；场板电极，在所述沟槽内，隔着场板绝缘膜设置在所述栅极电极的下侧；电连接于所述漂移层的漏极电极；和电连接于所述源极层的源极电极。所述场板电极电连接于所述源极电极。所述基底层中包含的所述第1导电型的杂质浓度比所述漂移层中包含的所述第1导电型的杂质浓度低。所述漂移层中包含的所述第1导电型的杂质浓度为1×10¹⁶(atoms/cm³)以上。

根据本发明的实施方式，提供一种导通电阻较低的半导体装置及其制造方法。

附图说明

图1是基于第1实施方式的半导体装置的模式图，图1(a)是平面模式图，图1(b)是图1(a)的X-Y位置的截面模式图与杂质浓度轮廓。

图2是用于说明半导体装置的制造方法的截面模式图。

图3是用于说明半导体装置的制造方法的截面模式图。

图4是用于说明半导体装置的制造方法的截面模式图。

图5是基于参考例的半导体装置的模式图，图5(a)是截面模式图和杂质浓度轮廓，图5(b)是表示使基底层中包含的n型杂质浓度变化时的沟道中的流动性变化的曲线。

图6是表示使第1实施方式中的基底层中包含的n型杂质浓度变化时的沟道中的流动性变化的曲线。

图7是用于说明硅结晶层中包含的杂质浓度与流动性的关系的图。

图8是基于第2实施方式的半导体装置的截面模式图与杂质浓度轮廓。

具体实施方式

以下，参照附图说明实施方式。在下面的说明中，对相同部件附加相同符号，对说明过的部件适当省略其说明。

(第1实施方式)

图1是基于第1实施方式的半导体装置的模式图，图1(a)是平面模式图，图1(b)是图1(a)的X-Y位置的截面模式图与杂质浓度轮廓。

半导体装置的截面模式图的右侧横向所示的杂质浓度轮廓，是沿截面模式图的A-B线的基底层、漂移层和漏极层中的n型杂质的杂质浓度。

基于第1实施方式的半导体装置1是沟槽栅型构造的MOSFET。作为MOSFET，作为一例，示例了n沟道型MOSFET。