[发明专利]评估时钟偏移的方法和装置

说明书

技术领域

本发明涉及ASIC设计领域，更具体而言，涉及在ASIC设计过程中评估时钟偏移的方法和装置。

背景技术

在典型的ASIC(Application-Specific Integrated Circuit，专用集成电路)设计过程中，设计人员首先根据芯片电路所需的功能将电路划分为多个功能块，并用各种逻辑单元来实现各个功能块。这样的逻辑单元可以是各种连接点、逻辑门、寄存器等等。一般地，各种逻辑单元之间的连接关系记录在网表文件中。根据网表的记录，设计人员可以对各个逻辑单元进行初步的物理布局。

从时序角度来说，网表中记录的逻辑单元包括组合逻辑单元和时序逻辑单元，其中组合逻辑单元，例如各种逻辑门，其操作状态仅与当时的输入变量的状态有关，而与历史状态和时序无关；而时序逻辑单元，例如寄存器、锁存器，需要依赖于时钟周期来维持和记录之前的状态。相应地，时序逻辑单元具有时钟针脚，来接收时钟输入。为了使得各个时序逻辑单元获得其需要的时钟输入，需要为时序逻辑单元设计时钟树，以示出从原始时钟源到目标时序逻辑单元的路径。一般地，时钟树包含作为时钟倍频器的锁相环PLL和用于驱动时序逻辑单元的缓冲器。

接着，将设计的时钟树插入到电路设计中，进一步调整物理布局。然后，对电路进行时钟协调，在时序收敛(timing clean)的基础上对电路进行布局布线，完成设计。

在以上设计并插入时钟树的过程中，时钟偏移(clock skew)是要考虑的重要因素。如上所述，整个电路的所有时序逻辑单元都需要提供有时钟信号，然而从时钟源到各个时序逻辑单元所经历的路径并不相同，这会导致时钟信号到达不同时序逻辑单元的时间不同。这样的时间差异也称为时钟偏移。引起时钟偏移的因素有多种，包括不同单元之间路径长度的差异、负载个数和大小的差异，以及OCV(on-chip variation，片上工艺差异)引起的偏移，等等。其中OCV差异包含制造工艺引起的差异、操作电压差异、环境温度差异等等。

理想地，在设计时钟树的过程中，考虑与时钟相关的各个因素而评估时钟偏移，从而获得偏移最小的时钟树。在插入时钟树时，基于评估的时钟偏移，利用布局辅助工具(例如PDS)，对布局进行调整，来进一步减小时钟偏移，并最终使得时序收敛。因此，对时钟偏移的准确估计非常重要。

在现有技术中，通常由设计人员根据时钟树中的时序逻辑单元的数目和位置来评估时钟偏移；或者，也可以借助时钟评估工具来进行时钟偏移的评估。评估工具主要依据时钟树中缓冲器的类型、缓冲器的扇出、芯片大小等因素来评估时钟偏移。但是，以上的评估方式仍存在较大不足。首先，由于所考虑的因素不够全面，使得评估结果不够精确。此外，以上方式通常给出一个全局的偏移值作为一个时钟树的时钟偏移，该全局偏移值通常是时钟路径差异最大的两个单元之间的信号到达时间差。而这样的全局偏移值显然无法准确描述任意两个单元之间的时钟差。出于以上原因，对电路中各个时序逻辑单元的时钟偏移的估计往往不够准确，出现估计不足或过度估计两种情况。对时钟偏移的估计不足使得在时钟树插入之后仍存在较大的时序缺陷有待修补；对时钟偏移的过度估计则会使得布局辅助工具为了减小时钟偏移而进行过度的优化工作，增加不必要的消耗。因此，希望提供一种优化的方式，能够更加准确有效地评估时钟偏移，从而提高ASIC设计的效率。

发明内容

鉴于以上的问题，提出本发明，旨在提供一种用于评估时钟偏移的方法和装置，以克服现有技术中的至少一项不足，更准确地评估电路中时序逻辑单元之间的时钟偏移。

根据本发明第一方面，提供了一种用于评估时钟偏移的方法，包括：获取电路中各个时钟树对应的基本时钟偏移；判断电路中的第一单元和第二单元是否位于同一时钟域中；响应于第一单元和第二单元位于不同时钟域，将第一单元和第二单元之间的时钟偏移评估为，第一单元和第二单元分别对应的时钟树的基本时钟偏移中较大的一个；响应于第一单元和第二单元位于同一时钟域，进一步判断第一单元和第二单元是否位于同一电路层级逻辑块中；响应于第一单元和第二单元位于不同层级逻辑块，将第一单元和第二单元之间的时钟偏移评估为，第一单元和第二单元所在的时钟树的基本时钟偏移加上由不同层级逻辑块引起的时钟偏移。