[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，更具体地，涉及一种具有背栅隔离区的半导体器件及其制造方法。

背景技术

集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。

在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。

沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻增大。

Yan等人在″Scaling the Si MOSFET：From bulk to SOI to bulk″，IEEE Trans.Flect.Dev.，Vol.39，p.1704，1992年7月中提出，在SOI型(绝缘层上半导体)MOSFET中，通过在绝缘埋层的下方设置接地面(即接地的背栅)抑制短沟道效应。

在晶片上集成多个MOSFET的情形下，可以在每个MOSFET的绝缘埋层下面设置背栅，各背栅施加有不同偏置电场以分别调节各个MOSFET的阈值电压。但是，在器件尺寸不断减小的趋势下，要保证相邻MOSFET器件的背栅之间的电绝缘成为当前亟待解决的问题。进一步，要保证相邻MOSFET器件的导电通道之间的电绝缘也变得困难。

发明内容

本发明的目的是提供一种具有背栅隔离区的半导体器件及其制造方法。该半导体器件在背栅的下面还形成有背栅隔离区，使得相邻MOSFET的背栅导电通道通过背栅和背栅隔离区形成的PNPN结或NPNP结实现电绝缘。

根据本发明的一方面，提供了一种半导体器件，所述半导体器件包括：SOI晶片，其包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；在SOI晶片中形成的相邻的MOSFET，每个所述MOSFET包括形成于所述半导体衬底中的背栅和形成于所述背栅下方的背栅隔离区；以及浅沟槽隔离，形成在所述相邻的MOSFET之间以隔开该相邻的MOSFET；其中，每个MOSFET的背栅和背栅隔离区之间形成PN结。

优选地，相邻的MOSFET的背栅隔离区之间形成PN结。

其中，所述浅沟槽隔离包括：向下延伸至半导体衬底中的第一部分，用于隔开相邻的MOSFET的背栅；在绝缘埋层上方横向延伸的第二部分，用于隔开相邻的MOSFET的半导体层以限定MOSFET的有源区域；所述第一部分的宽度小于所述第二部分的宽度。

可选的，所述浅沟槽隔离仅在绝缘埋层上方横向延伸，用于隔开相邻的MOSFET的半导体层以限定MOSFET的有源区域。进一步，所述浅沟槽隔离还可以包括向下延伸至半导体衬底表面的部分。

可选的，所述背栅邻接于所述绝缘埋层。

可选的，所述背栅与所述绝缘埋层相隔一定距离。

其中，每个所述MOSFET还包括：栅叠层，位于所述半导体层上；源区和漏区，形成于所述半导体层中且位于所述栅叠层外侧；沟道区，形成于所述半导体层中且夹在所述源区和漏区之间。

其中，每个所述MOSFET还包括与所述源区和漏区电连接的源/漏导电通道，以及与所述背栅电连接的背栅导电通道。

根据本发明的另一方面，提供了一种半导体器件的制造方法，所述方法包括以下步骤：提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；在SOI晶片中形成浅沟槽隔离以隔开相邻的MOSFET；在SOI晶片中形成相邻的MOSFET，每个所述MOSFET包括形成于所述半导体衬底中的背栅和形成于所述背栅下方的背栅隔离区，并且，每个MOSFET的背栅和背栅隔离区之间形成PN结。

优选地，相邻的MOSFET的背栅隔离区之间形成PN结。