[发明专利]提高隔离氧化物CMP均匀性的方法

说明书

技术领域

本发明涉及一种半导体器件的制造方法，特别是涉及一种提高隔离氧化物化学机械平坦化(CMP)均匀性的方法。

背景技术

从0.25um技术节点引入浅沟槽隔离(STI)技术以来，使得器件高密度隔离成为可能。随技术节点不断缩小，为提高器件密度和隔离效果，浅沟槽本身的纵深比(aspect ratio，简称AR)随之不断增加。高密度等离子体化学气相沉积(HDP-CVD)是填充浅沟槽的主流技术。该技术通过边淀积边刻蚀的循环工艺，克服了沟槽顶部可能存在的封口难题，采用氧化硅完成对大AR沟槽结构的填充，其结合沉积和溅射完成工艺见附图1所示，其中提供沉积能量为源功率(source power)，溅射提供附加的偏置功率(bias)。通过控制反应压力、淀积速率和溅射速率比等工艺参数来控制沉积和溅射的相对过程，使得对高纵深比(Aspect Ratio，以下简称AR)的沟槽能够做到没有孔洞的填充。

随浅沟槽AR的不断增大，在HDP-CVD后，浅沟槽隔离区内与非浅沟槽隔离区(激活区)上方的氧化硅厚度落差变得越来越大。如附图2所示，其中硅衬底1上依次形成有垫氧化层和氮化硅层2，蚀刻形成有多个AR较大的STI后采用HDP-CVD二氧化硅填充这些STI，沉积的氧化硅与垫氧化层的二氧化硅连接起来，形成氧化硅层3。由图2可见，顶部的氧化硅层存在较大的厚度差，这为下一步浅沟槽隔离化学机械平坦化(STI CMP)工艺对晶圆芯片内部均匀性的控制提出了很大挑战。由于存在大的氧化硅厚度落差(图2中氧化硅层3的顶部的高度差H1，例如为1000-)，在STI CMP工艺中，这种厚度落差无法直接通过CMP工艺消除，并会一直遗传到CMP工艺结束，造成浅沟槽内部分氧化硅磨掉，形成凹陷(dishing)缺陷(凹陷深度H2例如为100～)，造成器件电学性能下降，甚至良率的降低，见附图3。

除了STI面临该问题之外，其余的采用HDP填充高纵深比孔洞的工艺或产品，例如金属沉积前介质层(PMD)、层间介质层(ILD)、金属层间介质层(IMD)等等，均面临了CMP处理时的凹陷缺陷问题。

总而言之，当前的HDP-CVD填充高AR的隔离氧化物结构时，较大的氧化硅厚度差使得CMP均匀性降低，造成器件缺陷。

发明内容

因此，本发明的目的在于提高隔离氧化物CMP均匀性以提高器件的可靠性。

本发明提供了一种提高隔离氧化物化学机械平坦化均匀性的方法，包括：在衬底上形成垫层，在垫层上以及衬底中形成隔离氧化物层；在隔离氧化物层上形成第一盖层，第一盖层的顶部高度差等于或大于隔离氧化物层的顶部高度差；在第一盖层上形成第二盖层，第二盖层的顶部高度差小于第一盖层的顶部高度差和/或隔离氧化物层的顶部高度差；依次对第二盖层、第一盖层以及隔离氧化物层进行CMP处理，直至暴露垫层。

其中，隔离氧化物层、第一盖层、第二盖层均采用HDPCVD方法形成。其中，通过控制沉积速率和溅射速率的比值R来控制顶部高度差。隔离氧化物层沉积速率和溅射速率的比值为R₀，第一盖层沉积速率和溅射速率的比值为R₁，第二盖层的沉积速率和溅射速率的比值为R₂，其中R₂≤R₀≤R₁。其中，R₁为R₀的1.0倍至1.5倍。其中，R₂为R₁的30％至80％。其中，R₂为R₀的50％至100％。

其中，隔离氧化物层顶部高度差为1000～第一盖层顶部高度差为1000～第二盖层顶部高度差为100～其中，HDPCVD反应炉中通入含硅的还原剂、氧化剂、以及等离子体原料气，含硅的还原剂包括SiH₄、TEOS，氧化剂包括O₂、N_xO、O₃，等离子体原料气包括He、Ar。

其中，形成第二盖层之后，还包括对第二盖层进行刻蚀。其中，刻蚀气体包括NF₃、SF₆、碳氟基气体以及O₂、O₃、N_xO。其中，刻蚀完成之后第二盖层顶部高度差减少为50～

其中，形成多个第一盖层和/或多个第二盖层，和/或进行多次刻蚀。