[发明专利]半导体衬底、具有该半导体衬底的集成电路及其制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，更具体地说，涉及半导体衬底、具有该半导体衬底的集成电路以及它们的制造方法。

背景技术

通常，集成电路（IC）包含形成在衬底上的NMOS（n型金属-氧化物-半导体）晶体管和PMOS（p型金属-氧化物-半导体）晶体管的组合。为了提高超大规模集成电路的效率并降低其制造成本，持续的趋势是减小器件的特征尺寸，尤其是栅电极的长度。然而，栅电极长度的减小会导致短沟道效应，从而降低半导体器件和整个集成电路的性能。

绝缘体上硅（Silicon-on-Insulator，SOI）技术是在顶层硅和背衬底之间引入了一层埋氧化层（BOX）。由于埋氧化层的存在，实现了集成电路中元器件之间的完全的介质隔离，因此SOI-CMOS集成电路从本质上避免了体硅CMOS电路中的寄生闩锁效应。而完全耗尽型SOI器件的短沟道效应较小，能自然形成浅结，泄露电流较小。因此，具有超薄SOI和双栅的全耗尽SOI-MOSFET吸引了广泛关注。为了调整阈值电压和抑制短沟道效应，在SOI-MOSFET器件中的超薄氧化物埋层下形成接地层（ground plane，有时该层也用于接半导体层），并对该接地层进行低电阻化从而形成晶体管的背栅结构。然而，根据传统方法，为了将NMOSFET和PMOSFET的接地层连接到相应的电压源，需要额外的接触和布线，导致器件占用面积增加。

因此，需要改进的方法来将NMOSFET和PMOSFET的接地层连接到相应的电压源以减小器件占用面积。

发明内容

本发明的目的在于通过提供一种改进的半导体衬底、具有该半导体衬底的集成电路、以及它们的制造方法，使得可以在制造集成电路时不需要为每一个晶体管单独提供用于背栅的接触，从而减小晶体管的占用面积。

为了实现上述目的，根据本发明的第一方面，提供一种半导体衬底，用于在其上制造具有背栅的晶体管，所述半导体衬底包括：半导体基底；在所述半导体基底上的第一绝缘材料层；在所述第一绝缘材料层上的第一导电材料层；在所述第一导电材料层上的第二绝缘材料层；在所述第二绝缘材料层上的第二导电材料层；在所述第二导电材料层上的绝缘埋层；以及在所述绝缘埋层上的半导体层，其中在所述第一导电材料层和第二导电材料层之间具有至少一个贯穿所述第二绝缘材料层以便连通所述第一导电材料层和第二导电材料层的第一导电通路，每一个第一导电通路的位置由要形成相应的一个第一组晶体管的区域限定。

根据本发明的第二方面，提供一种用于在其上制造具有背栅的晶体管的半导体衬底，除了与根据本发明的第一方面的半导体衬底相同的结构之外，还包括：多个第一隔离结构，所述第一隔离结构的底面与所述第二绝缘材料层的下表面齐平并且顶面与所述半导体层的上表面齐平或略高，并且每一个要形成具有背栅的晶体管的区域由相邻的第一隔离结构限定。

根据本发明的第三方面，提供一种用于在其上制造具有背栅的晶体管的半导体衬底，除了与根据本发明第一方面的半导体衬底相同的结构之外，还包括：在所述第一绝缘材料层和所述第一导电材料层之间的另一导电材料层；以及在所述另一导电材料层和所述第一导电材料层之间的另一绝缘材料层，其中，在所述第二导电材料层和所述另一导电材料层之间具有多个贯穿所述另一绝缘材料层、第一导电材料层和第二绝缘材料层以连通所述第二导电材料层和所述另一导电材料层的第二导电通路，所述第二导电通路与第一导电材料层之间是电绝缘的，并且所述多个第二导电通路分成第一组和第二组，其中第一组包含一个第二导电通路，第二组中的每一个第二导电通路由要形成相应的一个第二导电类型的晶体管的区域限定。

根据本发明的第四方面，提供一种用于在其上制造具有背栅的晶体管的半导体衬底，除了与根据本发明的第三方面的半导体衬底相同的结构之外，还包括：多个第一隔离结构，所述第一隔离结构的底面与所述第二绝缘材料层的下表面齐平并且顶面与所述半导体层的上表面齐平或略高，其中每一个要形成具有背栅的晶体管的区域由相邻的第一隔离结构限定。

根据本发明的第五方面，提供一种集成电路，除了包括根据本发明的第二方面的半导体衬底之外，还包括：位于要形成具有背栅的晶体管的区域中的晶体管，所述晶体管包括第一组晶体管和第二组晶体管，所述晶体管的导电沟道位于所述半导体层中且其背栅由所述第二导电材料层形成；覆盖在所述半导体衬底和所述晶体管上的介质层；以及用于通过将所述第一导电材料层电连接到外部以将所述第一组晶体管的背栅电连接到外部的导电接触。