[发明专利]在基底中形成狭缝的方法及刻蚀气体组成

说明书

技术领域

本发明涉及一种蚀刻工艺，尤其涉及一种在基底中形成狭缝的方法及刻蚀气体组成。

背景技术

为了提高集成电路的操作速度，以及符合消费者对于小型化电子装置的需求，半导体装置中的电晶体尺寸有持续缩小的趋势。然而，随着电晶体尺寸的缩小，电晶体的通道区长度亦随之缩短。因此，电晶体中可能会发生严重的短通道效应(short channel effect)。

为了解决此问题，业界近来使用垂直式电晶体结构来取代现有水平式电晶体结构。举例来说，将栅极填入基底的狭缝中。如此，可提升集成电路的操作速度与集成度，以及避免发生诸如短通道效应等问题。一般来说，狭缝是形成于浅沟渠隔离(STI)结构之间。然而，在于基底中形成狭缝的期间，浅沟渠隔离结构中的氧化硅会暴露出来而被蚀刻工艺破坏。如此一来，影响元件的效能与可靠度。

发明内容

本发明提供一种在基底中形成狭缝的方法及刻蚀气体组成，其中浅沟渠隔离结构中的氧化硅不会受到狭缝蚀刻工艺的破坏，因此可提升元件的效能与可靠度。

本发明提供一种在基底中形成狭缝的方法，包括：于基底上形成掩模层，其中掩模层不包括碳；以掩模层为掩模，对基底进行蚀刻工艺，以于基底中形成至少一个狭缝。蚀刻气体包括Cl₂、CF₄以及CHF₃，CF₄与CHF₃的莫耳(mol)比为约0.5至0.8，以及F与Cl的莫耳比为约0.4至0.8。此外，蚀刻工艺同时移除掩模层。

本发明另提供一种用以于基底中形成狭缝的蚀刻气体组成，包括Cl₂、CF₄以及CHF₃，其中CF₄与CHF₃的莫耳比为约0.5至0.8，以及F与Cl的莫耳比为约0.4至0.8。

在本发明的一实施例中，上述的基底中已形成有多个浅沟渠隔离结构，掩模层形成于基底上，以至少暴露一部分位于浅沟渠隔离结构之间的基底，以及掩模层与基底的蚀刻选择比约介于0.05至0.06之间。

在本发明的一实施例中，上述的基底包括硅。

在本发明的一实施例中，上述的掩模层包括四乙氧基硅烷(TEOS)或氮化硅。

在本发明的一实施例中，上述的CF₄与CHF₃的莫耳比为约0.6至0.7，以及F与Cl的莫耳比为约0.5至0.7。

在本发明的一实施例中，上述的狭缝的深度与宽度的比为约2至5。

在本发明的一实施例中，上述的狭缝的深度为约200nm至220nm，以及狭缝的宽度为约40nm至110nm。

基于上述，于基底中形成狭缝的工艺会同时移除用以定义狭缝的掩模层，因此不需额外进行移除掩模层的步骤。此外，在狭缝蚀刻工艺期间，狭缝会形成在部分浅沟渠隔离结构附近，因此能避免蚀刻工艺破坏浅沟渠隔离结构的氧化硅，进而提升元件的效能与可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1B为依照本发明的一实施例的一种在基底中形成狭缝的方法的剖面示意图。

主要元件符号说明：

100：基底

101：浅沟渠隔离结构

102：掩模层

102a：图案

104：狭缝

A：顶角

具体实施方式

图1A至图1B为依照本发明的一实施例的一种在基底中形成狭缝的方法的剖面示意图。请参照图1A，于基底100上形成掩模层102。基底100例如是硅基底。基底100中已形成有多个浅沟渠隔离结构101。详言之，具有多个图案102a的掩模层102形成于基底100上，以至少暴露一部分位于浅沟渠隔离结构101之间的基底100。在一实施例中，如图1A所示，各图案102a覆盖两个浅沟渠隔离结构101，且图案102a的边缘与浅沟渠隔离结构101的边缘对齐。然而，本发明不限于此。在另一实施例中(未示出)，各图案102a可以仅覆盖一个或两个以上的浅沟渠隔离结构101，且图案102a的边缘可以不与浅沟渠隔离结构101的边缘对齐，以暴露出部分浅沟渠隔离结构101。