[发明专利]内存控制器、处理器系统及内存访问控制方法

说明书

技术领域

本发明涉及计算机数据存储控制技术领域，尤其是涉及一种内存控制器、处理器系统及内存访问控制方法。

背景技术

在计算机运行的过程中，通常会频繁地对内存进行访问，并需要设置内存控制器对内存进行控制。

随着技术的发展，运行在一块单硅片上集成系统芯片越来越大，使得芯片设计变得越来越复杂。现代的多处理器SoC(System on Chip，系统级芯片)表现出了大量的IP组件，比如流媒体硬件加速器和带有cache的处理器。这样就导致了内存通讯是动态的，并且在设计的过程中无法完全获得对内存控制的访问请求的到达时间。而对于一些任务有强实时性的要求，这个要求必须被满足以确保SoC功能的正确性。

由于这些系统内存容量要求在成本效益方面不能得到片内SRAM的满足。因此更大的内存必须被有效的利用起来，主要由于它们是SoC设计与应用中的瓶颈。在共享内存的时候有一个困难，那就是它的访问时间根据以前的请求会发生很大的改变，这样就导致了任务在共享资源时相互干扰，在后文中我们称访问内存的任务为请求者。因此，到内存的可用带宽的大小对访问的任务来说很有用处，这种带宽可以称为网络带宽，同样也依赖于通讯量。

现有的内存控制器在解决不断复杂的SoC时不但不够灵活，而且不能支持对强实时性需求的设计，也不可配置。现有的静态的内存控制器执行预先定义的时间表，这使得它们可以预见，但是同样不能适应访问流量的改变和区别关键请求者的延迟请求。其他的控制器使用动态调度，这样非常的灵活并且能够将提供的网络带宽最大化，但是很难限定需要分析的延迟时间。故现有的内存控制器无法能够实时地检测强实时任务，以保证能够在有限制的时间内完成强实时任务，保证系统的安全性。

发明内容

本发明所要解决的技术问题是：无法能够实时地检测强实时任务，以保证能够在有限制的时间内完成强实时任务，保证系统的安全性。

为解决上述技术问题，本发明采用如下技术方案：

一种内存控制器，其包括优先级选择模块、仲裁模块、控制模块、内存映射模块及sram；

其中，所述优先级选择模块用于选择内存的访问请求中的强实时任务进行优先处理；

所述仲裁模块连接于优先级选择模块及控制模块，用于根据优先级的高低对所述强实时任务的内存访问顺序进行调度；

所述内存映射模块连接于优先级选择模块、仲裁模块，用于对所述内存的访问请求的逻辑内存地址映像成内存的物理地址；

所述控制模块连接于仲裁模块及内存映射模块，用于根据所述仲裁模块的调度信息及内存映射模块的内存映像的物理地址读写数据。

进一步，在上述的内存控制器中，所述内存控制器还包括：

连接于所述内存映射模块及所述sram的数据输入缓冲模块，用于根据所述强实时任务的内存访问的物理地址进行写操作缓冲；

连接于所述sram的数据输出缓冲模块，用于对所述强实时任务的内存访问的物理地址进行读操作缓冲。

进一步，在上述的内存控制器中，所述优先级选择器还连接于内存与外界的接口。

进一步，在上述的内存控制器中，所述仲裁模块是包括多路复用器的静态优先级调度器。

本发明还提供一种处理器系统，其包括共享内存、处理器核及上述的内存控制器，所述内存控制器通过交叉开关矩阵分别连接于处理器核，所述共享内存连接于所述内存控制器，所述处理器核通过内存控制器和交叉开关矩阵向内存发送数据读请求，所述内存控制器访问内存中所需要的数据，并通过所述交叉开关矩阵向处理器核发送数据。

本发明还提供一种内存访问控制方法，所述内存访问控制方法包括：

步骤S1：选择内存的访问请求中的强实时任务进行优先处理；

步骤S2：根据优先级的高低对所述强实时任务的内存访问顺序进行调度，并对所述内存的访问请求的逻辑内存地址映像成内存的物理地址；

步骤S3：根据所述调度信息及内存映像的物理地址从sram中读写数据。

进一步，在上述的内存访问控制方法中，所述步骤S1中还包括：

判断内存的访问请求是否为强实时任务，若是，则所述访问请求优先对内存的读写操作；若否，则所述访问请求直接进入请求队列，按照先后顺序完成对内存的读写操作。

进一步，在上述的内存访问控制方法中，所述步骤S2中所述对内存访问顺序进行调度具体包括：将所述访问请求通过一多路复用器输入到访问数据队列，根据内存访问优先级的高低依次进行读/写操作。