[发明专利]一种用于提高半导体器件性能的硅化物掩模刻蚀方法

说明书

技术领域

本发明涉及半导体制造领域的一种刻蚀方法，尤其是一种用于提高半导体器件性能的硅化物掩模刻蚀方法。

背景技术

随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸不断缩小的趋势，应力工程在半导体工艺和半导体器件性能方面所起的作用越来越明显，广泛适用于改进晶体管载流子迁移率的半导体器件上。尤其是一些特殊的芯片类型，如互补金属氧化物半导体（CMOS，Complementary Metal-Oxide-Semiconductor）器件。

通常，在CMOS器件的复杂制备工艺流程中存在各种各样的应力，由于器件尺寸的进一步缩小，使最终留在器件沟道区中的应力对器件的性能有着较大的影响。很多应力对器件的性能是有改善的，不同种类的应力对器件中的载流子（即电子和空穴）迁移率有着不同的影响作用。例如，在CMOS器件沟道方向上张应力对NMOS电子迁移率有益，而压应力对PMOS空穴迁移率有益。通孔刻蚀停止层（Contact-Etch-Stop-Layer，即CESL）应力工程，是在通孔刻蚀停止层薄膜沉积过程中，通过调整沉积条件，在薄膜内部加入应力（可以是压应力，也可以是张应力），该应力传导到CMOS器件沟道中，可以对载流子的迁移率产生影响。通孔刻蚀停止层与CMOS器件沟道的距离，会直接影响到CMOS器件沟道中产生应力的大小。在相同的通孔刻蚀停止层沉积条件下，其距离CMOS器件沟道的距离越小，对沟道中产生应力的影响就越大。由于沟道中的应力会对NMOS和PMOS造成不同的影响。所以在利用单一通孔刻蚀停止层的应力工程改善一种器件（比如NMOS）的性能的同时，总是要降低另一种器件（比如PMOS）的性能。如何在改善一种器件性能的同时，减少对另一种器件负面的影响，是单一通孔刻蚀停止层应力工程中需要考虑的问题。

发明内容

针对以上问题，本发明提供一种用于提高半导体器件性能的硅化物掩模（Salicide Block Layer，即SAB Layer）刻蚀方法。

本发明解决技术问题所采用的技术方案为：

一种用于提高半导体器件性能的硅化物掩模刻蚀方法，其中，具体包括如下步骤：

步骤a、于一含有NMOS和PMOS器件的半导体基底上覆盖一层与所述NMOS器件及PMOS器件的栅极侧墙同材质的硅化物掩模层；

步骤b、以一光阻材料层覆盖所述PMOS器件区域；

步骤c、对所述NMOS器件区域的硅化物掩模层进行第一次刻蚀，使覆盖于所述NMOS器件区域的硅化物掩模层被部分刻蚀，且使横向刻蚀速率大，纵向刻蚀速率小；

步骤d、去除所述光阻材料层；

步骤e、对所述硅化物掩模层进行第二次刻蚀，使覆盖于所述NMOS器件栅极侧墙表面及所述PMOS器件栅极侧墙表面的硅化物掩模层被部分刻蚀，并使覆盖于其它区域的硅化物掩模层被完全刻蚀，且使横向刻蚀速率小，纵向刻蚀速率大；

步骤f、于所述半导体基底上进行自对准硅化物形成工艺，形成金属硅化物区域；

步骤g、于所述半导体基底表面形成一通孔刻蚀停止层。

上述用于提高半导体器件性能的硅化物掩模刻蚀方法，其中，所述步骤a中的所述硅化物掩模层的材质为二氧化硅。

上述用于提高半导体器件性能的硅化物掩模刻蚀方法，其中，所述步骤b中的所述光阻材料层为光刻胶。

上述用于提高半导体器件性能的硅化物掩模刻蚀方法，其中，所述步骤c中的所述第一次刻蚀方法采用LAM kiyo刻蚀设备，其参数为：压力5-10mt，源功率400-500w，偏压0V，刻蚀气体为50-70sccm的四氟甲烷和10-15sccm的氧气。

上述用于提高半导体器件性能的硅化物掩模刻蚀方法，其中，所述步骤e中所述第二次刻蚀方法采用LAM kiyo 刻蚀设备，其参数为：压力5-10mt，源功率400-500w，偏压400-450V，刻蚀气体为20-25sccm的四氟甲烷、30-40sccm的三氟甲烷、5-10sccm的氧气和75-100sccm的氩气。

上述用于提高半导体器件性能的硅化物掩模刻蚀方法，其中，所述步骤g形成的通孔刻蚀停止层对CMOS器件沟道产生张应力。

一种用于提高半导体器件性能的硅化物掩模刻蚀方法，其中，具体包括如下步骤：

步骤a、于一含有NMOS和PMOS器件的半导体基底上覆盖一层与所述NMOS器件及PMOS器件的栅极侧墙同材质的硅化物掩模层；

步骤b、以一光阻材料层覆盖所述NMOS器件区域；