[发明专利]半导体装置

说明书

本申请基于2010年9月15日申请的日本特许申请第2010-206379号并享有其优先权，通过援引包括该在先申请的全部内容。

技术领域

本发明涉及一种半导体装置。

背景技术

作为功率器件，例如广泛应用着具有沟槽栅构造的纵型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor：金属-氧化物-半导体场效应晶体管)。例如在N沟道型中，若对栅电极施加正偏压，则在P型衬底层的与栅绝缘膜的边界面附近形成N沟道，电子从源层经由N沟道、N型衬底层及漏层流向漏电极，成为导通状态。

在该构造中，若较窄地设置沟槽间隔则沟道密度变大，能够降低导通电阻。但是，若较窄地设置沟槽间隔，则在沟槽间与源电极接触的P型衬底层的区域变小。这会导致雪崩击穿时的空穴的排出电阻增大即破坏耐量降低。

发明内容

本发明的实施方式提供一种能够同时实现低导通电阻和高破坏耐量的半导体装置。

根据实施方式，半导体装置具备：第一主电极、第一半导体层、第一导电型衬底层、第二导电型衬底层、第一导电型的第二半导体层、第二导电型的埋入层、埋入电极、栅绝缘膜、栅电极、第二主电极。所述第一半导体层设置在所述第一主电极之上。所述第一导电型衬底层设置在所述第一半导体层之上。所述第二导电型衬底层设置在所述第一导电型衬底层之上。所述第二半导体层设置在所述第二导电型衬底层之上。所述埋入层选择性地设置在所述第一导电型衬底层中。所述埋入电极设置在贯通所述第二导电型衬底层而到达所述埋入层的沟槽的底部，与所述埋入层相接触。所述栅绝缘膜设置于比所述埋入电极靠上的所述沟槽的侧壁。所述栅电极设置在所述沟槽内的所述栅绝缘膜内侧。所述第二主电极设置在所述第二半导体层之上，与所述第二半导体层及所述埋入电极电连接。

根据本发明的实施方式，能够同时实现半导体装置的低导通电阻和高破坏耐量。

附图说明

图1是第一实施方式的半导体装置的示意剖视图。

图2是第一实施方式的半导体装置的示意俯视图。

图3是图1的A-A剖视图。

图4是第二实施方式的半导体装置的示意剖视图。

图5是第三实施方式的半导体装置的示意剖视图。

图6是表示第一实施方式的半导体装置的变形例的示意剖视图。

图7是第四实施方式的半导体装置的示意剖视图。

图8是第一变形例的半导体装置的示意剖视图。

图9是第二变形例的半导体装置的示意剖视图。

图10是第三变形例的半导体装置的示意剖视图。

具体实施方式

以下参照附图说明实施方式。另外，在各图中，对于相同要素赋予相同的附图标记。在以下实施方式中，设第一导电型为N型、第二导电型为P型进行说明，但是也可以是第一导电型为P型、第二导电型为N型。此外，作为半导体使用硅。或者也可以使用硅以外的半导体(例如SiC、GaN等化合物半导体)。

本实施方式的半导体装置是在将设置在半导体层(或基板)的一个主面侧的第一主电极和设置在另一个主面侧的第二主电极之间连结的纵向上形成有电流路径的纵型器件。但是，实施方式也同样适用于具有第一主电极和在与该第一主电极同一主面侧设置的第二主电极的横型器件。

在以下的实施方式中，作为半导体装置列举了例子MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor：金属-氧化物-半导体场效应晶体管)，但是也可以是IGBT(Insulated Gate Bipolar Transistor：集成门双极型晶体管)。在IGBT的情况下，将以下说明的N⁺型漏层11置换为P⁺型集电层即可。

(第一实施方式)

图1是第一实施方式的半导体装置的示意剖视图。

图2是例示了该半导体装置的主要要素的平面布置的模式图。

图3是图1的A-A剖视图。

半导体层包括N⁺型的漏层11、N^-型的衬底层12、P型衬底层13、N⁺型的源层14、P型的埋入层16。N⁺型漏层11及N⁺型源层14与N^-型衬底层12相比N型杂质浓度较高。