[发明专利]自适应可变带宽锁相环

权利要求书

1.一种自适应可变带宽锁相环，其特征在于：包括一锁相环电路、一自适应控制电路、一阈值电压产生电路；

所述锁相环电路包括鉴频鉴相器、电荷泵、低通滤波器和压控振荡器；

所述阈值电压产生电路用于提供两个阈值电压信号给所述自适应控制电路，其中第一阈值电压信号大于第二阈值电压信号；

所述自适应控制电路用于对所述压控振荡器的控制电压进行检测，所述自适应控制电路对所述控制电压和所述第一阈值电压信号进行比较并输出第一检测信号，所述自适应控制电路对所述控制电压和所述第二阈值电压信号进行比较并输出第二检测信号；

所述第一检测信号和所述第二检测信号输入到所述锁相环电路中的电荷泵、压控振荡器和低通滤波器三个模块，并自动选择所述电荷泵、所述压控振荡器和所述低通滤波器的参数，使所述锁相环电路的带宽自动优化。

2.如权利要求1所述的自适应可变带宽锁相环，其特征在于：所述电荷泵的电流源包括充电电流源和放电电流源；所述电荷泵的输出端接到所述低通滤波器上，所述电荷泵的电流源对所述低通滤波器进行充放电并输出所述控制电压；所述第一检测信号和所述第二检测信号输入到所述电荷泵中并自动选取所述电荷泵的所述充电电流源和所述放电电流源的大小，通过选取不同大小的所述充电电流源和所述放电电流源自动优化所述锁相环电路的带宽。

3.如权利要求1所述的自适应可变带宽锁相环，其特征在于：所述充电电流源为一多路电流源，包括第一基准电流、第一路输出电流、第二路输出电流和第三路输出电流，所述第一路输出电流、所述第二路输出电流和所述第三路输出电流合并后输出到所述低通滤波器中；所述第二路输出电流上串接第一PMOS管，所述第一PMOS管栅极接所述第一检测信号的反相信号，通过所述第一检测信号控制所述第二路输出电流的通断；所述第三路输出电流上串接第二PMOS管，所述第二PMOS管栅极接所述第二检测信号的反相信号，通过所述第二检测信号控制所述第三路输出电流的通断；

所述放电电流源为一多路电流源，包括第四路输出电流、第五路输出电流和第六路输出电流，所述第四路输出电流、所述第五路输出电流和所述第六路输出电流合并后输出到所述低通滤波器中；所述第五路输出电流上串接第一NMOS管，所述第一NMOS管栅极接所述第一检测信号，通过所述第一检测信号控制所述第五路输出电流的通断；所述第六路输出电流上串接第二NMOS管，所述第二NMOS管栅极接所述第二检测信号，通过所述第二检测信号控制所述第六路输出电流的通断。

4.如权利要求1所述的自适应可变带宽锁相环，其特征在于：所述低通滤波器包括串联于所述控制电压和地之间的电阻和第一电容，所述电阻和所述控制电压相连、所述第一电容和地相连；所述第一检测信号和所述第二检测信号输入到所述低通滤波器中并自动选取所述低通滤波器的参数，所述低通滤波器的参数包括所述电阻的大小、所第一电容的大小；通过选取不同大小的所述低通滤波器的参数自动优化所述锁相环电路的带宽。

5.如权利要求4所述的自适应可变带宽锁相环，其特征在于：所述低通滤波器还包括第二电容，所述第二电容连接于所述控制电压和地之间，所述第二电容和串联的所述电阻和所述第一电容形成并联结构，所述低通滤波器的参数还包括所述第二电容的大小。

6.如权利要求4或5所述的自适应可变带宽锁相环，其特征在于：所述电阻由第一电阻、第二电阻和第三电阻串接而成；所述第二电阻的两端并联第一开关，所述第一开关由所述第一检测信号控制，所述第一开关关闭时所述第二电阻被短路；所述第三电阻的两端并联第二开关，所述第二开关由所述第二检测信号控制，所述第二开关关闭时所述第三电阻被短路。

7.如权利要求1所述的自适应可变带宽锁相环，其特征在于：所述压控振荡器由多个延迟单元连接形成的延迟环组成，所述第一检测信号和所述第二检测信号输入到各所述延迟单元中并自动选取各所述延迟单元的负载的大小，通过选取不同大小的各所述延迟单元的负载自动优化所述锁相环电路的带宽。

8.如权利要求7所述的自适应可变带宽锁相环，其特征在于：各所述延迟单元的负载包括并联的第一负载、第二负载和第三负载；

所述第一负载包括第三NMOS管和第四NMOS管，所述第三NMOS管和所述第四NMOS管的源极都接地，所述第三NMOS管的漏极接所述第四NMOS管的栅极、所述第四NMOS管的漏极接所述第三NMOS管的栅极；所述第三NMOS管的漏极接所述延迟单元的负输出端、所述第四NMOS管的漏极接所述延迟单元的正输出端；

所述第二负载包括第五NMOS管和第六NMOS管，所述第五NMOS管和所述第六NMOS管的源极都接地，所述第五NMOS管的漏极接所述第六NMOS管的栅极、所述第六NMOS管的漏极接所述第五NMOS管的栅极；所述第五NMOS管的漏极接第七NMOS管的源极、所述第七NMOS管的漏极和所述负输出端连接，所述第六NMOS管的漏极接第八NMOS管的源极、所述第八NMOS管的漏极接所述正输出端；所述第七NMOS管和所述第八NMOS管的栅极都接所述第一检测信号，所述第一检测信号控制所述第二负载的通断；

所述第三负载包括第九NMOS管和第十NMOS管，所述第九NMOS管和所述第十NMOS管的源极都接地，所述第九NMOS管的漏极接所述第十NMOS管的栅极、所述第十NMOS管的漏极接所述第九NMOS管的栅极；所述第九NMOS管的漏极接第十一NMOS管的源极、所述第十一NMOS管的漏极和所述负输出端连接，所述第十NMOS管的漏极接第十二NMOS管的源极、所述第十二NMOS管的漏极接所述正输出端；所述第十一NMOS管和所述第十二NMOS管的栅极都接所述第二检测信号，所述第二检测信号控制所述第三负载的通断。