[发明专利]改善存储装置的可靠性、可用性及可维修性

说明书

本申请是申请日为2007年6月29日、申请号为200710129013.9、发明名称为“改善存储装置的可靠性、可用性及可维修性”的申请的分案申请。

技术领域

本发明的实施例一般涉及集成电路领域，尤其涉及用于改善存储装置的可靠性、可用性及可维修性的系统、方法和装置。

背景技术

存储装置易发生错误，诸如瞬态(或软)错误等。如果这些错误不被适当处理，就可能导致计算系统故障。以纠错码(ECC)形式的冗余信息可用于改善系统的总体可靠性。然而，冗余信息增加了对存储系统的存储要求，因此，增加了存储系统的成本。因此，ECC通常只用在高端或任务关键的系统中。较低成本的(或较不关键的)系统不使用ECC，而提供适于其使用的一定级别的可靠性。

在有些情况下，通过增加额外的存储装置(例如，动态随机存取存储器(DRAM)器件)，将存储器的额外位加到系统。例如，用8个DRAM来存储数据的系统也可用一个额外的DRAM来存储校验码。在另一些情况下，额外位被存储在特别为在ECC系统中使用而设计的不同DRAM中。例如，非ECC DRAM可具有256M位的容量和16个输出。DRAM的ECC变形例可具有288M位的容量和18个输出。在所有这些例子中，ECC系统具有比非ECC对应部多12.5％的存储容量。

在ECC系统中使用不同的DRAM器件会存在有一些不利。例如，增加了与设计、制造和库存两种(或更多种)DRAM器件相关联的成本。此外，ECC型DRAM器件比非ECC型的大，所以更难制造。将额外位加到ECC型的DRAM上降低了器件的产量，因此增加了器件的成本。使用两种(或更多种)的DRAM器件的另一缺点是：需要与DRAM器件接口的存储控制器来支持额外的引脚(例如，ECC引脚)。同时，ECC型的DRAM模块使用母板上更多的空间，因为其连接部大于非ECC型。

发明内容

本发明为克服现有技术中存在的上述不利或缺点构思而成。

本发明的一个方面是一种存储装置，其中包括：

存储核心，它具有存储数据位的第一部分和存储对应于所述数据位的纠错码(ECC)位(所存储的ECC位)的第二部分；以及

纠错逻辑部件，它与所述存储核心在同一芯片上，所述纠错逻辑部件包含ECC计算逻辑部件来计算对应于所述数据位的ECC位(所计算的ECC位)。

本发明的又一方面是一种方法，包括：

从存储核心的第一部分读出数据位；

从所述存储核心的第二部分读出所存储的纠错码(ECC)位；

用ECC计算逻辑部件来产生所计算的ECC位，其中，所述存储核心和所述ECC计算逻辑部件位于共用集成电路上；以及

比较所存储的ECC位和所计算的ECC位来判定所存储的ECC位是否与所计算的ECC位匹配。

本发明的再一方面是一种系统，其中包括：

动态随机存取存储器(DRAM)，包括：

包含第一存储体和第二存储体的分离的存储体对，其中，若所述动态随机存取存储器处于错误检验模式中，则数据位将被存储在第一存储体中而对应的纠错码(ECC)位(所存储的ECC位)将被存储在第二存储体中；以及

与所述分离的存储体对位于同一芯片上的纠错逻辑部件，所述纠错逻辑部件包含ECC产生逻辑部件来计算对应于所述数据位的ECC位(所计算的ECC位)；以及

与所述动态随机存取存储器(DRAM)连接的请求器。

附图说明

本发明的实施例是解释性的而不是限制性的，在附图中，相同的附图标记代表相同的部件要素。

图1是说明本发明一实施例实现的计算系统的选定形态的高级框图。

图2是说明本发明一实施例实现的动态随机存取存储器(DRAM)的选定形态的框图。

图3是说明本发明一实施例实现的动态随机存取存储器(DRAM)的选定形态的框图。

图4是说明本发明一实施例在数据位和错误检验位之间的地址映射的框图。

图5A和5B说明本发明一实施例的写入数据帧序列的选定形态。

图6是说明本发明一实施例的片上纠错逻辑部件的选定形态的框图。

图7是说明本发明一实施例从存储装置读出数据的选定形态的流程图。

图8表示本发明一实施例的读出数据帧的序列的选定形态。

图9是说明本发明一实施例的电子系统的选定形态的框图。

图10是说明本发明备选实施例的电子系统的选定形态的框图。