[发明专利]功率半导体芯片封装

说明书

技术领域

本发明一般涉及半导体芯片封装并且更具体地涉及功率半导体芯片的封装。

背景技术

半导体器件制造商持续致力于增加它们的产品的性能同时减少它们的制造成本。在半导体器件制造中的成本密集区是封装半导体芯片。如本领域技术人员所知，在晶片中制作集成电路，然后切分晶片以生产半导体芯片。一个或者多个半导体芯片放置于封装中以保护它们免受环境和物理影响从而保证可靠性和性能。封装半导体芯片增加制造半导体器件的成本和复杂性，因为封装设计应当不仅提供保护而且它们也应当允许向和从半导体芯片发送电信号。

附图说明

包括附图以提供对实施例的进一步理解，并且附图并入于本说明书中并且构成本说明书的部分。附图图示了实施例并且与描述一起用于说明实施例的原理。其它实施例和实施例的许多预计优点将在它们通过参照以下具体描述而变得更好理解时容易得到认识。附图的元件未必相对于彼此按比例绘制。相似参考标号表示对应的类似部分。

图1是半导体器件的一个实施例的横截面图，该半导体器件包括装配于导电载体上的功率半导体芯片；

图2是图1的功率半导体器件的简化图示，示出了载体在功率半导体芯片上施加的张应力；

图3是根据图1中所示的实施例的一个具体实施例的横截面图；

图4是图示了针对如图3中所示的载体上在应力加载条件下装配的相同功率半导体芯片的总体（ensemble）和针对在无外部张应力下操作的相同功率半导体芯片的总体的接通电阻概率分布的图；

图5是一个实施例的横截面图，该实施例包括在嵌入功率半导体芯片的封装体中封装的图1的半导体器件；

图6是一个实施例的横截面图，该实施例包括在嵌入功率半导体芯片和载体的封装体中封装的图1的半导体器件；

图7是图示了针对各种厚度的功率半导体芯片的、以Mpa为单位的张应力比对以mm²为单位的芯片面积的图；

图8是在封装体50中封装的图2的半导体器件的图示，示出了由于封装工艺而在功率半导体芯片的上主要面（main face）上施加的张应力的减轻和向下压力的增强；并且

图9是图示了针对各种厚度的功率半导体芯片的、以μm为单位的芯片翘曲（warpage）比对以mm²为单位的芯片面积的图。

具体实施方式

在以下具体描述中参照附图，这些附图形成该描述的部分并且在这些附图中通过图示方式示出了其中可以实现本发明的具体实施例。就这一点而言，参照描述的（一个或多个）附图的定向来使用诸如“顶部”、“底部”、“前”、“后”、“前导”、“尾随”等的方向术语。由于实施例的部件可以定位于多个不同定向上，所以方向术语用于图示而决非限制的目的。将理解可以利用其它实施例并且可以做出结构或逻辑改变而不脱离本发明的范围。以下具体描述因此将不理解为限制意义，并且本发明的范围由所附权利要求限定。

将理解除非另有具体声明，这里描述的各种示例性实施例的特征可以相互组合。

如在本说明书中采用的，术语“耦合”和/或“电耦合”并不打算意味着元件必须直接耦合在一起——可以在“耦合”或“电耦合”的元件之间提供居间元件。

下面描述包含功率半导体芯片的器件。功率半导体芯片可以有不同类型、可以通过不同技术来制造并且可以例如包括集成电、光电或者机电电路或者无源电路（passive）。功率半导体芯片无需由具体半导体材料例如Si、SiC、SiGe、GaAs制造并且另外可以包含并非是半导体的无机和/或有机材料（诸如例如分立无源电路、天线、绝缘体、塑料或者金属）。另外，下面描述的器件可以包括更多集成电路以控制功率半导体芯片的功率集成电路。

功率半导体芯片可以包括功率MOSFET（金属氧化物半导体场效应晶体管）、IGBT（绝缘栅双极晶体管）、JFET（结栅场效应晶体管）、功率双极晶体管或者功率二极管。具体而言，涉及到具有竖直结构的功率半导体芯片，也就是说，以电流可以在与功率半导体芯片的主要面垂直的方向上流动的这样的方式制作功率半导体芯片。