[发明专利]一种多栅极场效应晶体管的制作方法

说明书

技术领域

本发明涉及一种半导体器件的制作方法，特别是涉及一种多栅极场效应晶体管的制作方法。

背景技术

在微电子集成电路半导体器件制作工艺中，随着对器件性能的要求越来越高，需要使金属氧化物半导体晶体管(MOSFET)器件尺寸缩小，并尽量避免短沟道效应。在电路中增大鳍形场效应晶体管(FinFET)的鳍片数量，可以使驱动强度增大，从而提高电路运算速度。

为了提高集成电路中的器件密度，可以通过两种方法获得较小的尺寸和间距。一种方法是将用于曝光的辐射波长降低到深紫外(DUV)、远紫外(FUV)或极紫外(EUV)范围，这种方法对执行光刻的设备以及光致抗蚀剂的要求较高。另一种方法是通过将常规光刻工艺与刻蚀工艺结合，通过多次曝光或刻蚀来获得较小的特征尺寸及特征间距；或者采用侧壁图像转移(Sidewall Image Transfer, SIT)技术形成小于临界尺寸(Critical Dimension, CD)的线宽。侧壁图像转移工艺提供与光刻分辨率和节距无关的高密度器件结构，该工艺方法在光学定义的心轴的侧壁上形成隔离层，并使用隔离层作为掩膜来定义下面的层结构，从而使器件的线宽和密度超过光刻的限制，获得比最小光刻间距更小的鳍片间距。

通过SIT工艺形成多栅极场效应晶体管的鳍片，其鳍片高度(H_fin)由一系列参数决定，其中起决定作用的影响因素为鳍片间距(P_fin)，鳍片间距(P_fin)越窄，鳍片高度(H_fin)越小，如图1所示。为了节约成本，简化工艺，同时保证器件性能，希望在半导体器件制作过程中获得较高的鳍片高度(H_fin)，防止制作过程中出现鳍片的塌陷与脱落等问题。

发明内容

本发明涉及一种半导体器件的制作方法，特别是涉及一种多栅极场效应晶体管的制作方法，包括：

提供半导体基底，所述半导体基底包括底部含Si半导体层、绝缘层以及顶部含Si半导体层；在所述半导体基底上形成硬掩膜；图案化所述硬掩膜；形成鳍片；在所述绝缘层、所述鳍片和所述硬掩膜上沉积另一绝缘层；去除多余的所述另一绝缘层，使所述硬掩膜和所述鳍片的一部分暴露出来。

优选地，其中所述半导体基底为绝缘体上硅。

优选地，其中所述硬掩膜为氮化硅。

优选地，其中图案化所述硬掩膜的方法采用双重图形光刻技术、电子束曝光技术、纳米压印技术或极紫外光刻技术中的至少一种。

优选地，其中沉积另一绝缘层的方法采用流动性化学气相沉积工艺、旋转涂覆工艺或高密度等离子体工艺。

优选地，其中采用凹陷刻蚀去除多余的所述另一绝缘层。

优选地，其中在所述凹陷蚀刻步骤之前还包括通过化学机械研磨去除所述硬掩膜上部的所述另一绝缘层的步骤。

优选地，其中去除所述另一绝缘层后，位于所述鳍片底部的被保留的另一绝缘层厚度为鳍片总高度的1/10~1/3。

优选地，其中去除所述另一绝缘层后，还包括去除所述硬掩膜的步骤。

本发明涉及一种多栅极场效应晶体管结构，包括：

底部含Si半导体层、位于所述底部含Si半导体层上的绝缘层以及部分嵌入所述绝缘层的半导体鳍片。

优选地，其中部分嵌入绝缘层的半导体鳍片高度为半导体鳍片总高度的1/10~1/3。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的一个实施例及其描述，用来解释本发明的原理。在附图中，

图1是现有技术中采用SIT工艺形成的多栅极场效应晶体管的鳍片截面图；

图2A-2G是根据本发明一个实施例制作多栅极场效应晶体管的制作方法流程中各步骤的截面图；

图3是根据本发明一个实施例制作多栅极场效应晶体管的工艺流程图。

符号说明：

图1

110：鳍片、120：硬掩膜

图2

200：半导体基底、201：底部含Si半导体层、202：绝缘层、203：顶部含Si半导体层、210：硬掩膜、220：鳍片、230：绝缘层、231：绝缘层、232：绝缘层。

具体实施方式