[发明专利]半导体装置的测试模式控制电路及其控制方法

说明书

相关申请的交叉引用

本申请要求2010年11月17日向韩国知识产权局提交的韩国专利申请No.10-2010-0114405的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各个实施例总体而言涉及一种半导体装置及相关方法。具体而言，某些实施例涉及一种半导体装置的测试模式控制电路及其控制方法。

背景技术

在半导体装置中，利用测试模式对半导体装置内部所使用的电路模块进行测试，并储存相应的测试结果，使得电路模块在正常模式下符合所储存的测试结果来进行操作。

参见图1，半导体装置的现有的测试模式控制电路1可以包括测试模式控制模块10、多个熔丝组20和全局线40。

测试模式控制模块10被配置成根据外部命令和地址信号来产生测试模式信号。

在现有技术中，当产生测试模式信号时，可以使用具有7个比特的地址信号。也就是说，可以产生最多128个测试模式信号。

所述多个熔丝组20与在半导体装置内操作的电路模块(例如，应用逻辑(use logic)UL)30以一一对应的方式连接。

所述多个熔丝组20用于储存与是否使用测试模式有关的信息。例如，所述多个熔丝组20可以被配置成储存测试模式信号，并在正常操作模式下将储存的测试模式信号传送至与熔丝组20连接的电路模块(UL)30。

由于熔丝组20与电路模块(UL)30彼此一一对应，因此用于传送测试模式控制模块10所产生的测试模式信号的全局线40必须设置得与测试模式信号的数目一样多。

图1所示的多个电路模块30可以被包括在图2所示的存储体(bank)BANK A至BANK H中。

全局线40整体设置在外围区域PERI之上，熔丝组20均匀地设置在与存储体BANK A至BANK H相邻的外围区域PERI之上。

上述的现有技术可能具有以下的问题。

首先，由于测试模式信号由7比特的地址信号的组合所产生，因此能产生的测试模式的数目限于最大值128。

其次，由于熔丝组20与电路模块(UL)30彼此一一对应，因此需要大量的熔丝组。另外，由于需要与测试模式信号的数目一样多的全局线40，因此可能增加电路的面积。

发明内容

因此，需要一种能够克服上述一个或多个问题的改进的测试模式控制电路。具体地，本发明的各个方面可以提供一种能够允许易于增加测试模式的数目和/或减小电路面积的半导体装置的测试模式控制电路及相关控制方法。

为了实现这些优点并根据本发明的目的，如此处所实施且概括性描述的，本发明的一个示例性方面可以提供一种半导体装置的测试模式控制电路。所述装置可以包括：测试模式控制模块，所述测试模式控制模块被配置成响应于顺序输入的第一地址信号组和第二地址信号组来产生多个控制信号组；测试模式传送模块，所述测试模式传送模块被配置成将根据所述多个控制信号组的组合所产生的多个测试模式信号传送至半导体装置的电路模块；以及多个全局线，所述多个全局线被配置成将所述多个控制信号组传送至测试模式传送模块。

在另一个示例性方面中，一种半导体装置的测试模式控制电路可以包括：测试模式控制模块，所述测试模式控制模块被配置成响应于顺序输入的第一地址信号组和第二地址信号组而产生多个初级控制信号组，并响应于测试复位信号而输出所述多个初级控制信号组和多个熔丝信号组中的一组作为多个控制信号组；测试模式传送模块，所述测试模式传送模块被配置成将根据所述多个控制信号组的组合所产生的多个测试模式信号传送至半导体装置的多个电路模块之一；以及熔丝组阵列，所述熔丝组阵列被配置成响应于计数信号而输出所述多个熔丝信号组。

根据本发明的一些示例性方面，一种半导体装置的测试模式控制电路可以包括：测试模式控制模块，所述测试模式控制模块被配置成响应于地址信号而产生测试模式编码信号；多个全局线和译码逻辑，所述多个全局线和译码逻辑被配置成将测试模式编码信号译码并产生译码信号；以及测试模式传送模块，所述测试模式传送模块被配置成将测试模式信号传送至半导体装置的多个电路模块之中的与译码信号相对应的一个电路模块。