[发明专利]半导体结构及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构及其制作方法。

背景技术

半导体集成电路的制作是一个极其复杂的过程，目的在于将特定电路的各种电子元件和线路，缩小制作在一半导体基底上。在半导体器件的特征尺寸(CD)进入深亚微米阶段后，为了得到更快的运算速度、更大的数据存储量以及更多的功能，半导体集成电路不断的向更高的元件密度方向发展；但是，随着器件集成度的不断提高，用于元件互连的金属导线的密度也随之不断增大，这给半导体制作过程中金属互连布线工艺带来新的挑战。

现有包含金属布线的半导体结构制作方法如图1～图3所示。参考图1，提供半导体衬底100，所述半导体衬底100上形成有至少两个晶体管(以一个NMOS晶体管10和一个PMOS晶体管20为例)；所述半导体衬底100上还形成有隔离结构104，用于晶体管之间的隔离；所述NMOS晶体管10和PMOS晶体管20包括栅极102和掺杂区103，所述栅极102为金属栅电极或多晶硅栅极，所述掺杂区103表面形成有金属硅化物(图中未示出)。

参考图2，形成覆盖所述半导体衬底100以及NMOS晶体管10和PMOS晶体管20的介质层105，所述介质层105的材料为氧化硅或氮氧化硅。

参考图3，在所述介质层105中形成贯穿其厚度的第一导电插塞106，所述第一导电插塞106与掺杂区103表面连接导通；在介质层105内形成第二导电插塞108，所述第二导电插塞108与栅极102连接导通；然后，在介质层105上形成金属布线层，所述金属布线层包括：连接相邻第一导电插塞106的第一金属布线层107a、分别位于PMOS晶体管与NMOS晶体管栅极108上的第二金属布线层107b，所述第一金属布线层107a和第二金属107b的材料为铜，各金属布线层之间有介质层(图中未示出)

更多半导体结构的制作方法请参考公开号为“US20060160351A1”的美国专利。

在实际的半导体制作过程中，由于特征尺寸的不断减小以及半导体衬底单位面积上的器件数量增大，单位面积上金属互连线的密度也随之增大，使得相邻金属互连线之间的距离变得极小，在形成金属布线层时，极易造成金属布线层之间形成如图4所示的桥接缺陷110，影响器件的稳定性。

发明内容

本发明解决的问题是提供一种半导体结构及其制作方法，减小金属互连线的布线密度，防止桥接缺陷，提供器件稳定性。

为解决上述问题，本发明提供了一种半导体结构，包括：

半导体衬底；

位于所述半导体衬底表面第一介质层中的至少两个晶体管，所述晶体管具有栅极结构及位于栅极结构两侧半导体衬底内的掺杂区，所述栅极结构顶部与第一介质层表面齐平；

位于所述晶体管掺杂区上的第一导电插塞；

位于所述第一介质层、第一导电插塞及晶体管上的第二介质层；

位于所述第二介质层中的接触单元，所述接触单元贯穿第二介质层的厚度，且连接相邻的第一导电插塞；

位于所述第二介质层中与栅极结构顶部相接触的第二导电插塞；

位于所述第二介质层上分别与第二导电插塞、接触单元连接的金属布线层，其中位于接触单元上的金属布线层线宽小于接触单元线宽。

可选的，所述接触单元的材料为钨或铜。

可选的，所述接触单元的侧壁和底部具有扩散阻挡层。

可选的，所述栅极结构是金属栅极堆叠结构或多晶硅栅极堆叠结构。

可选的，所述金属栅极堆叠结构包括：位于所述半导体衬底上的高介电常数介质层和位于所述高介电常数介质层上的金属栅电极。

可选的，所述多晶硅栅极堆叠结构包括：位于所述半导体衬底上的栅氧化层和位于所述栅氧化层上的多晶硅栅电极。

可选的，所述金属布线层材料为铜。

可选的，所述第一导电插塞和第二导电插塞的材料为钨或铜。

可选的，所述第一介质层和第二介质层材料为氧化硅或氮氧化硅。

可选的，所述掺杂区表面具有金属硅化物。

本发明还提供了一种半导体结构的制作方法，包括步骤：

提供半导体衬底；

在所述半导体衬底上形成至少两个晶体管，所述晶体管具有栅极结构和位于栅极结构两侧半导体衬底内的掺杂区；

在半导体衬底上形成第一介质层，所述第一介质层表面与栅极结构顶部齐平；

在所述第一介质层内形成贯穿其厚度的第一导电插塞，所述第一导电插塞与掺杂区相连；

在所述第一介质层表面形成第二介质层；