[发明专利]静电放电保护装置

说明书

技术领域

本发明涉及一种半导体结构，特别涉及一种静电放电保护装置。

背景技术

静电放电(Electrostatic Discharge，ESD)是在我们生活中普遍存在的自然现象，但静电放电时在短时间内产生的大电流，会对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。例如，对于发生在人体上的静电放电现象(Human-Body Model，HBM)，通常发生在几百个纳秒内，最大的电流峰值可能达到几安培。其他一些模式，如机器放电模式(Machine Model，MM)、元件充电模式(Charged-Device Model，CDM)，静电放电发生的时间更短，电流也更大。如此大的电流在短时间内通过集成电路，产生的功耗会严重超过其所能承受的最大值，从而对集成电路产生严重的物理损伤并最终失效。为了解决该问题，在实际应用中主要从环境和电路两方面来解决。环境方面，主要是减少静电的产生和及时消除静电，例如应用不易产生静电的材料、增加环境湿度、操作人员和设备接地等；而电路方面，主要是增加集成电路本身的静电放电耐受能力，例如增加额外的静电保护器件或者电路来保护集成电路内部电路不被静电放电损害。

目前，可控硅整流器(Silicon Controlled Rectifier，SCR)由于具有良好的静电放电保护特性以及相对较小的器件面积，被广泛应用于集成电路的静电放电保护电路上。通常地，集成电路中存在由器件结构的设计而生成的寄生SCR，从而提供静电放电保护。

在美国专利5012317中，提出了一种SCR应用于静电放电保护的结构。参照图1所示，所述SCR装置10包含P型基底11，在该P型基底上形成N型阱12，在该N型阱上形成P型重掺杂(P+)掺杂区域13和N型重掺杂(N+)掺杂区域14，P+掺杂区域13和N+掺杂区域14连接后接到触点17(即装置10的输入端)，在该P型基底上N型阱外形成N型重掺杂(N+)掺杂区域15和P型重掺杂(P+)掺杂区域16，N+掺杂区域15和P+掺杂区域16连接后接到阴极(即装置10的接地端)。当P型基底11和N型阱12之间的P-N接面崩溃，此SCR装置导通，ESD电流经由P+掺杂区域14、N型阱12、P型基底11，N+掺杂区域15，然后释放至接地端。但是该种结构的缺点在于，触发电压(Trigger Voltage)过高(约60V)，且维持电压(Holding Voltage)过低(约10V)，对于操作20V-40V的集成电路，无法提供有效的静电放电保护，且大幅增加了集成电路实际操作时因闩锁效应(Latch up)而失效的风险。

在中国专利200510071001.6中公开的一种可控制触发电压的静电放电装置。参照图2所示，该静电放电装置20形成于P型基底21中，其包括N型阱22、以场氧相隔离的第一N+型区24c与第一P+型区25b、场氧化层26，第二N+型区24a、第二P+型区25a以及第三N+型区24b。其中，该第二P+型区25a、该N型阱22与该P型基底21形成一等效晶体管，而该N型阱22、该P型基板21与该第一N+型区24c则形成另一等效晶体管。场氧化层26用以隔离该第三N+型区24b与该第一N+型区24c。第一电极经由第一电性导体28连接该第一P+型区25b与该第一N+型区24c。第二电极经由第二电性导体27连接该第二N+型区24a与该第二P+型区25a。电性导体27和28可以是金属材料。其中该第二场氧化层与该第三N+型区相邻接的边缘至该N型阱的边缘为预定距离d。通过调整该预定距离，可决定该静电放电装置的触发电压。该结构的缺点在于，无法有效地控制维持电压，仍然无法解决集成电路因闩锁效应而失效的风险。

发明内容

有鉴于此，有必要提供一种具有适当的触发电压和维持电压的静电放电保护装置。

一种静电放电保护装置，包括P型基底、P型外延层、N型埋层、第一N型阱、第一P型阱、第二N型阱、ESD掺杂注入层、第一N+型区、第一P+型区、第二N+型区及第二P+型区。P型外延层位于P型基底上；N型埋层位于P型基底中、P型外延层之间；第一N型阱位于N型埋层上、P型外延层之间；第一P型阱位于N型埋层之上，且与第一N型阱相邻；第二N型阱位于N型埋层之上、第一P型阱及P型外延层之间；ESD掺杂注入层位于第一P型阱与第一N型阱中；第一N+型区、第一P+型区位于ESD掺杂注入层中；第二N+型区、第二P+型区位于ESD掺杂注入层外，并且设置于与该ESD掺杂注入层导电类型相反的所述第一N型阱或所述第一P型阱中。