[发明专利]半导体装置及半导体装置的制造方法

说明书

技术领域

本发明涉及半导体装置及半导体装置的制造方法。特别是，涉及与MOS晶体管在同一衬底上形成的沟槽型MOS场效应晶体管(Trench MOSFET)的构造以及制造方法。

背景技术

MOS晶体管是电子技术中担当核心作用的电子元件，MOS晶体管的小型化和高驱动能力化，无论在低耐压区域还是高耐压区域都是重要的课题。

载流子(carrier)的移动方向设定为上下方向的纵型构造的沟槽MOSFET能够以小面积构成带有大的沟道宽度的晶体管，因此多用于需要高驱动能力的用途。至今已作为离散的驱动元件而广泛使用，但近年来提出了一体化了该高驱动能力的沟槽MOSFET和构成控制电路的CMOS的工艺(process)。

沟槽MOSFET一般较多采用将在称为P-体(body)的区域中与栅极氧化膜相接的部分设为沟道形成区域的纵型DMOS(Double Diffused MOS：双扩散MOS)构造。通过将该P-体区域的浓度设定为比邻接的漏极的杂质浓度较低的区域高，使漏极侧比P-体产生更多对漏极施加高电压的情况下的耗尽层的延伸，从漏极延伸的耗尽层到达源极区域，能抑制称为击穿(punch through)的耐压下降，具有即使设定晶体管的沟道长较小也能够确保耐压的优点。因而，具有易于得到高驱动能力的元件这一特征。

然而，漏极的杂质浓度较低的区域的电阻值与杂质浓度成反比地上升，因此既要考虑接合耐压，又要将杂质浓度提高到一定程度。此时若P-体的浓度保持不变，则耗尽层向P-体区域侧大幅度扩展，因此击穿耐压下降。另一方面，按照漏极浓度提高P-体的杂质浓度时，会导致接合耐压的下降或阈值电压的上升。

一直以来，为了能够维持耐压、极力抑制漏极寄生电阻，提出了如下的方法：通过调整P-体区域的杂质浓度和漏极的浓度，或者另如专利文献1那样在Epi工序中添加掩模对齐/曝光工序和杂质注入工序，抑制因P-体区域的耗尽层的扩展而引起的击穿耐压的下降。

根据专利文献1的技术，如图5所示，沟槽型的MOSFET30形成于包含成为N+型衬底32的上层的P型外延层34的构造体内(这里标记N+表示是高浓度的N型区域)。N型漏极区域33通过沟槽35的底部注入P型外延层内，经过扩散步骤在N+型衬底32和沟槽的底部之间延展。N型漏极区域和P型外延层34之间的接合部33a在N+型衬底和沟槽的侧壁之间延展。

这样，在该技术中，通过将N型漏极区域33注入沟槽35的底部的P型外延层内，使沟槽侧壁附近的P-体区域较浅、远离沟槽的区域的P-体较深，从而控制沟道长度缩短至一定程度，并且提高来自漏极的耗尽层到达源极侧的击穿耐压。这是因为从漏极延伸的耗尽层在一定程度远离沟道的区域延伸到最大，相比位于栅极正下方的沟槽区域，控制在一定程度远离的区域的耗尽层对于提高耐压更有效。

专利文献1：日本特开2000-164869号公报

发明内容

但是，在专利文献1的技术中，为了改变决定沟道长度的沟槽侧壁附近的P-体的深度与距离沟槽一定程度的区域的P-体的深度，而附加掩模对齐/曝光工序并进行离子注入，会增加工序。另外，由于经由沟槽进行离子注入，所以存在沟槽宽度、沟槽深度、沟槽侧壁上的绝缘膜厚度、离子注入的角度等数目繁多的增大偏差的参数，进行正确的控制极为困难。因而，无法避免晶体管/沟道长度的偏差、漏极电阻层的偏差、甚至许多晶体管特性的偏差。

因此，本发明的目的在于提供一种并不专利文献1那样增加工序且采用控制性良好的工序能够制造改变了P-体的深度的沟槽MOSFET的工序以及由此制作的沟槽MOSFET。

为了达到所述目的，本发明采用以下的方案。

1.一种半导体装置的制造方法，包括：在第1导电型的半导体衬底形成第2导电型的埋入层的工序；在所述埋入层上形成第2导电型的外延层的工序；在所述第2导电型的外延层内形成第1导电型的第1扩散层区域的工序；形成从所述第1导电型的第1扩散层延展到所述第2导电型的外延层内的深沟槽(deep trench)区域的工序；在所述深沟槽区域的内壁形成栅极绝缘膜的工序；与所述栅极绝缘膜相接，并在所述深沟槽区域内填充多晶硅的工序；在所述第1导电型的第1扩散层区域表面形成第2导电型的源极区域的工序；从所述第1导电型的第1扩散区域表面离子注入杂质，形成第1导电型的第2扩散层区域的工序；以及在所述第1导电型的第1扩散层区域表面形成第1导电型的高浓度扩散层的工序，所述第1导电型的第2扩散层区域采用比第1导电型的第1扩散层区域高的加速能量进行离子注入。