[发明专利]沟槽式栅极结构及其制作方法

说明书

技术领域

本发明属于一种沟槽式栅极结构及其制作方法，特别是指一种可以降低栅极引发漏极漏电流(gate-induced drain leakage，GIDL)的沟槽式栅极结构。

背景技术

随着装置设计的尺寸不断缩小，晶体管栅极信道长度缩短所引发的短通道效应已成是提升半导体装置集成度的障碍。过去已经有人提出避免短通道效应发生的不同方法，例如减少栅极氧化层的厚度或是增加掺杂浓度等，但是，这些方法却可能同时造成装置可靠度的下降或是数据传送速度变慢等问题，并不适合使用在实际工艺上。

根据以上的因素，目前领域已发展出并逐渐采用沟槽式栅极的金属氧化物半导体晶体管装置设计，以解决短通道效应，也可增加集成电路集成度。

沟槽式栅极金属氧化物半导体(MOS)晶体管是将栅极与漏极、源极制作在预先蚀刻在半导体基底中的沟槽中，并且将栅极信道区域设置在沟槽的底部，而形成一U形通道，藉此增加通道的有效长度，并提升半导体装置的集成度。

但是，由于沟槽式栅极MOS晶体管的工艺方式，在栅极的边缘上会大量聚集电荷而形成高电场，这个高电场会造成栅极引发漏极漏电流的现象。

发明内容

根据本发明的优选实施例，提供一种沟槽式栅极结构的制作方法，包含：首先提供一基底，包含一沟槽，其中沟槽包含一内侧表面，且沟槽分是一下部区和一上部区，然后形成一栅极介电层于沟槽的内侧表面上，接着形成一下部栅极电极于沟槽的下部区，其中下部栅极电极包含一凸出弧面，接下来形成一间隙壁于上部区的栅极介电层上，最后，形成一上部栅极电极填入沟槽的上部区以完成一沟槽式栅极结构。

根据本发明的另一优选实施例，一种沟槽式栅极结构包含：基底包含一沟槽，其中沟槽包含一内侧表面，且沟槽分是下部区和上部区，一栅极介电层设于沟槽的内侧表面上，下部栅极电极设于沟槽的下部区且位于栅极介电层上，其中下部栅极电极包含凸出弧面，间隙壁位于沟槽的上部区且位于栅极介电层上；以及一上部电极设于下部栅极电极上方且位于沟槽的上部区。

本发明的其中一特征在于下部栅极电极是利用外延硅成长工艺而形成，因此下部栅极电极具有凸出弧面，此凸出弧面可以使得在下部栅极电极上的电荷平均分布，所以可避免栅极引发漏极漏电流的现象。

附图说明

图1至图5是一种沟槽式栅极结构制作方法的剖面示意图。

图6至图7是一种沟槽式栅极结构制作方法的变化型。

其中，附图标记说明如下：

10  半导体基底          12  沟槽

14  栅极介电层          16  硅晶种层

18  下部栅极电极        20  凸出弧面

22  间隙壁              24  沟槽

26  上部栅极电极        28  沟槽式栅极结构

30  沟槽式栅极晶体管       32  源极/漏极掺杂区

118 下部栅极电极           120 凹入弧面

130 沟槽式栅极晶体管

具体实施方式

图1至图5是一种沟槽式栅极结构的制作方法的剖面示意图。根据图1，首先提供一半导体基底10，接着形成一沟槽12于半导体基底10中，沟槽12可以分是一上部区T和一下部区L，然后利用氧化工艺或是沉积工艺，形成一栅极介电层14，例如氧化硅，于沟槽12的内侧表面。接下来，形成一硅晶种层16于位于沟槽12的底部的栅极介电层14上。

根据图2，形成一下部栅极电极18于沟槽12的下部区L，并且下部栅极电极18是位于下部区L的栅极介电层14上，下部栅极电极18可以是一外延硅层，其形成方式例如是利用前述的硅晶种层16，经由外延硅成长工艺而形成。要注意的是：利用外延工艺形成的下部栅极电极18，其上表面会形成一凸出弧面(convex surface)20，更明确地来说，下部栅极电极18的表面会向下部栅极电极18的外侧膨胀。

根据图3，形成一间隙壁材料层(图未示)覆盖半导体基底10以及填入沟槽12的上部区T，然后蚀刻部分的间隙壁材料层，沿着沟槽12的上部区T的内侧表面上形成一间隙壁22，间隙壁22位在下部栅极电极18的凸出弧面20上。这个时候在沟槽12的上部区T内，间隙壁22间形成一沟槽24。根据图4，形成一上部栅极电极26填入沟槽24中，而完成一沟槽式栅极结构28。上部栅极电极26可以是硅、金属或是其它的导电材料。