[发明专利]四方扁平无引脚封装及与其相适应电路板

说明书

技术领域

本发明有关于芯片封装，且特别有关于一种具有外展引脚的高引脚数四方扁平无引脚(Quad Flat Non-loaded，QFN)封装及与其相适应的电路板。

背景技术

手持类消费市场对电子产品的微型化有着迫切的需求。在手机以及数字助理市场的驱动下，生产电子元件的制造商必须面对规格尺寸日益缩小以及更多类PC功能需求的挑战。为了使电子产品具备更加优异的效能，必须搭载较高存储容量和高效能的逻辑集成电路(Integrated Circuit，以下简称IC)。然而，上述的挑战经常又伴随着印刷电路板(Printed Circuit Board，以下简称PCB)尺寸缩小的需求，迫使表面贴装元件制造商必须设计出具有较小封装面积的封装元件，以满足市场的需求。

目前，许多广泛被使用于手持式市场中的电子元件开始逐渐由传统引脚式的封装形式演变至无引脚的封装形式。对于制造商而言，此作法主要的益处在于电子元件的组装面积得以减小，因此可节省印刷电路板的使用空间。除此之外，同时可降低大部分电子元件的高度和重量，并且具有较佳的效能。当关键性的芯片尺寸封装转变成无引脚封装设计时，在印刷电路板上便会有额外的空间可分配给其他的电子元件，从而提升整体的功能。由于许多现存的导线架工艺可被套用至无引脚封装的设计，因此，制造商便无需在程序的转换上耗费大量的资金。

类似于具有引脚的元件，无引脚设计采用打线(wire bond)作为集成电路以及导线架(frame)的主要内连线。然而，由于独特的几何结构以及外观尺寸(form factor)密度，传统的打线工艺可能无法提供出较高的良率。对于上述的结构设计，有必要发展出一种改良式的打线技术以及替代的工艺，以提升工艺良率。

相关现有技术中，U.S.Pat.No.6,238,952揭露一种低引脚数的芯片封装，包含：芯片接垫，用以承载半导体芯片；多个连接垫，电连接于半导体芯片，其中芯片接垫以及连接垫具有凹陷结构。封装体形成于半导体芯片、芯片接垫以及连接垫上，其中芯片接垫的一部分以及每个连接垫的一部分会凸出于封装体的底部。

U.S.Pat.No.6,261,864揭露一种芯片封装。其中，半导体芯片、芯片接垫以及连接垫皆被封装体封包住，芯片接垫及连接垫的下表面皆露在封装体外。芯片接垫以及连接垫通过刻蚀的方式形成，其中所述芯片接垫以及连接垫具有凹陷的结构，并且其厚度远大于传统上利用电镀所形成的芯片接垫以及连接垫。

U.S.Pat.No.6,306,685揭露一种模制凸块芯片载体的方法。施加干膜于一具有适当厚度的铜制基板的上表面以及下表面。在每一干膜上形成电路图形。金属会被电镀至每一电路图形上，以形成多个连接垫以及散热通道。芯片被黏着在铜制基板上，并在所述芯片附着的铜制基板表面模制形成塑模层。

U.S.Pat.No.6,342,730揭露一种封装结构，包含：芯片接垫，用以承载半导体芯片，以及多个连接垫，用以电连接半导体芯片。半导体芯片、芯片接垫以及连接垫皆被封装体封包住，其中芯片接垫及连接垫的下表面皆露在封装体外。芯片接垫以及连接垫实体上具有凹陷的结构。

U.S.Pat.No.6,495,909揭露一种封装结构。半导体芯片、芯片接垫以及连接垫皆被封装体封包住，其中芯片接垫及连接垫的下表面皆露在封装体外。芯片接垫以及连接垫皆具有T形结构，借以延缓湿气扩散进入封装体内。

U.S.Pat.No.6,621,140揭露一种半导体封装结构，其具有电感部分，此电感部分与引线架一体成形。电感区域可直接连接到导线框架，或间接地通过打线的方式与引脚或位于半导体芯片上的连接垫连接，从而形成电感。

发明内容

有鉴于此，特提供以下技术方案：

一种四方扁平无引脚(QFN)封装，其包含：芯片接垫，具有凹陷区域；半导体芯片，设于凹陷区域内；至少一个内端引脚，邻近芯片接垫；第一打线，接合内端引脚至半导体芯片；至少一个外端引脚；至少一个中间接点，配置于内端引脚与上述外端引脚之间；第二打线，接合中间接点至半导体芯片；以及第三打线，接合中间接点至外端引脚。上述半导体芯片、第一打线、第二打线、至少一个内端引脚、至少一个中间接点以及至少一个外端引脚的上部被模封材料封包住，而至少一个中间接点凸出于模封材料的下表面。