[发明专利]MOSFET及其制造方法

说明书

技术领域

本发明涉及一种MOSFET及其制造方法，更具体地，涉及一种具有背栅的MOSFET及其制造方法。

背景技术

集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。

在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。

沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻增大。

通过在绝缘埋层的下方设置接地面(即接地的背栅)可以抑制短沟道效应。然而，在包含不同栅长的MOSFET的集成电路中，虽然背栅的高掺杂浓度对于较短栅长的MOSFET而言可以有效地抑制短沟道效应，但对于较长栅长的MOSFET而言却可能导致过高的阈值电压。因而，希望针对不同栅长的MOSFET调节阈值电压。

而且，在SOI MOSFET中，背栅与源/漏区之间还可能发生短路。在图10中示出的现有技术的SOI MOSFET的结构，背栅18和包括源/漏区(未示出)的半导体层13之间由绝缘埋层12隔开。然而，绝缘埋层12的厚度例如约为5nm-30nm，在源/漏区掺杂步骤或硅化步骤期间可能不期望地形成背栅18和源/漏区之间的导电路径22’。在形成导电通道的步骤中，由于蚀刻接触孔时的失准，也可能不期望地形成背栅18和源/漏区之间的导电通道24′。

因此，仍然期望在利用背栅调节器件的阈值电压的同时解决背栅和源/漏区之间发生短路的问题。

发明内容

本发明的目的是提供一种利用背栅调节阈值电压的MOSFET。

根据本发明的一方面，提供一种在SOI晶片中形成的MOSFET，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上，所述MOSFET包括：浅沟槽隔离区，在所述半导体层中限定有源区；栅叠层，位于所述半导体层上；源区和漏区，位于所述半导体层中且位于所述栅叠层两侧；沟道区，位于所述半导体层中且夹在所述源区和漏区之间；背栅，位于所述半导体衬底中；第一假栅叠层，与所述半导体层和所述浅沟槽隔离区之间的边界重叠；以及第二假栅叠层，位于所述浅沟槽隔离区上，其中，所述MOSFET还包括位于栅叠层和第一假栅叠层之间并且分别与源区和漏区电连接的导电通道、以及位于第一假栅叠层和第二假栅叠层之间并且与背栅电连接的导电通道。

根据本发明的另一方面，提供一种在SOI晶片上制造MOSFET的方法，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上，所述方法包括：在所述半导体中形成浅沟槽隔离区以限定有源区；执行背栅离子注入，在所述半导体衬底中形成背栅；在所述半导体层上形成栅叠层；在所述半导体层和所述浅沟槽隔离区之间的边界重叠的位置形成第一假栅叠层；在所述浅沟槽隔离区上形成第二假栅叠层；采用栅叠层和第一假栅叠层作为硬掩模，执行源/漏离子注入，在所述半导体层中形成自对准的源区和漏区；以及在栅叠层和第一假栅叠层之间形成分别与源区和漏区电连接的导电通道，并且在第一假栅叠层和第二假栅叠层之间形成与背栅电连接的导电通道。

本发明的MOSFET包括在半导体衬底中形成的背栅。在向背栅施加偏置电压时，产生的偏置电场穿过绝缘埋层作用在沟道上。该MOSFET可以通过改变背栅中的掺杂类型和掺杂浓度而实现对阈值电压的调节。

而且，本发明的MOSFET包括与半导体层和浅沟槽隔离区之间的边界重叠的第一假栅叠层、以及位于浅沟隔离区上的第二假栅叠层，在源/漏区掺杂及硅化时可以采用MOSFET的栅叠层、第一假栅叠层和第二假栅叠层作为硬掩模以自对准的方式形成硅化物，从而一方面避免源区和漏区的导电通道与背栅电连接，另一方面避免背栅的导电通道与源区和漏区电连接，从而切断了背栅和源/漏区之间的导电路径，防止背栅和源/漏区之间短路的发生。