[发明专利]一种减少双层前金属介电质层开裂的方法

说明书

技术领域

本发明涉及一种半导体集成电路制造中的半导体器件领域，特别涉及一种减少双层前金属介电质层开裂的方法。

背景技术

随着CMOS技术按摩尔定律而高速发展，当器件的关键尺寸已缩小至90nm之下以后，沉积PMD通常需要采用高密度等离子体化学气相沉积（HDP CVD）形成。该方法是同时进行沉积和蚀刻，其需要较高的等离子体密度以及较大功率的射频电源，通常所用的射频功率为5000瓦以上。

中国专利CN01110119披露一种可改善高密度等离子体化学气相沉积法所成形的金属层间介电层均匀度控制不佳的情况的制造方法，首先是在制作有多个内连导线的半导体基底上，共形形成一均匀性与附着性佳的薄PE-TEOS。而后，以高密度等离子体化学气相法于第一氧化层上形成第二氧化层，并填入那些内连导线间的间隙。最后，再以等离子体增强化学气相沉积法于第二氧化层上形成第三氧化层。根据本发明的方法，不仅可达到极佳的间隙填充效果，可改善介电层品质不佳的情形。

中国专利CN200480027564涉及在半导体基底中填充缝隙的方法。在反应室中提供基底和含有至少一种重氢化合物的气体混合物。使该气体混合物反应而通过同时进行的层沉积和蚀刻在基底上形成材料层。该材料层填充缝隙，使得缝隙内的材料是基本上没有间隙的。本发明包括提供改善沉积速率均匀性的方法。材料在至少一种选自D₂、HD、DT、T₂和TH的气体的存在条件下沉积在表面上。在沉积期间净沉积速率横跨表面具有的偏差程度在其他方面基本上相同的条件下相对于使用H₂沉积发生的偏差程度获得了可测得的改善。

中国专利CN03109044提供一种具有双层保护层的镶嵌金属内连线结构，包含有一半导体晶片；一介电层设于该半导体晶片上，该介电层内形成有一镶嵌凹洞；一铜金属导线，设于该镶嵌凹洞内，该铜金属导线具有一经过CMP研磨过的上表面，使该上表面约与该介电层齐平；以及一双层保护层，包括一HDPCVD氮化硅层以及一掺杂碳化硅(doped silicon carbide)上层覆于该铜金属导线的上表面。该铜金属导线层的该上表面是在CMP研磨后，以氢气等离子体或氨气(ammonia)等离子体预处理。该高密度等离子体化学气相沉积氮化硅层是利用在350℃下的高密度等离子体化学气相沉积(HDPCVD)法沉积而成。

利用HDP方法在形成PMD时，由于其等离子体密度高、功率大以及生长的时间长，在实际生产过程中，会造成对栅极氧化层的损伤，使其漏电流增加，器件的可靠性下降。

为了降低沉积前金属介电质层时等离子体对栅极氧化层的损伤，可采用双层前金属层沉积法，其中第一层为HDP方法沉积的PSG（磷硅玻璃），第二层为等离子体增强化学气相沉积法（PECVD）沉积的SiO₂，其中HDP PSG中的P主要用来捕获游离于器件中的金属离子。

然而这两种不同性质的薄膜在其界面粘结的不好，在后续的加工步骤过程中，容易产生开裂的现象。

发明内容

鉴于上述问题，本发明的目的在于提供一种减少双层前金属介电质层开裂的方法，本发明在HDP PSG沉积完成以后，利用含氧的等离子体对PSG表面进行钝化处理，降低了其上表面的P含量，使得该层薄膜的性质更加接近与二氧化硅，从而增加了该层薄膜上表面同后续PECVD二氧化硅下表面的粘结性能，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。

本发明提出的一种减少双层前金属介电质层开裂的方法，该工艺步骤如下：

1）提供具有N/PMOS的衬底；

2）在衬底上沉积氮化硅蚀刻阻挡层；

3）在氮化硅蚀刻阻挡层上沉积第一前金属介电质层；

4）对第一前金属介电质层进行含氧的等离子体处理；

5）在第一前金属介电质层上沉积第二前金属介电质层；

6) 对第二前金属介电质层进行化学机械研磨以达到设计要求厚度；

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现：

所述第一前金属介电质层为HDP PSG，其中磷浓度的含量为2-8%，厚度为800～2000A。

所述沉积第一前金属介电质层的温度小于500℃。

所述第二前金属介电质层为由PECVD方法沉积的不含磷二氧化硅薄膜，厚度为3000～10000A，沉积温度为300～500℃。