[发明专利]一种减少浅沟槽隔离缺陷的方法

说明书

技术领域

本发明涉及一种半导体集成电路制造中的半导体器件领域，特别涉及一种减少浅沟槽隔离缺陷的工艺方法。 

背景技术

高密度等离子体化学气相淀积（HDP CVD）技术由于具有较好的填充能力，仍然广泛应用于45nm以上的浅沟槽隔离(STI)填充。但由于高密度等离子体（HDP）是通过对有源区上方的二氧化硅薄膜进行等离子体的轰击甚至是蚀刻而改变其形貌来扩大高密度等离子体化学气相淀积（HDP CVD）的填充能力，因此对于不同结构的浅沟槽隔离(STI)需要进行一定周期的工艺调整来达到无空洞填充（void free）与无有源区Si损伤（clipping free）的平衡。 

当器件持续缩小至深亚微米的范围时，栅极的宽度持续减小，从而造成作为隔离两个MOS管的浅沟槽绝缘(STI)变得深且窄，尤其对高密度等离子体化学气相淀积（HDP CVD）制程而言，高的深宽比意味着更高的填洞能力，更好的设备性能。 

早期制程中，工程师发现经过了浅沟槽隔离(STI)高密度等离子体（HDP）制程，在去除SiN之后，浅沟槽隔离(STI)原本填充作为绝缘层SiO2表面，出现了不规则的孔洞。这些不规则的孔洞很容易导致后续制程中作为导体的多晶硅残留其内而使本应相互隔离的NMOSE和PMOSE连接导通，浅沟槽隔离(STI)失去原有的绝缘作用。因此，浅沟槽隔离(STI) 孔洞对产品良率的提升极具杀伤率。 

简单而言，出现浅沟槽隔离(STI) 孔洞是由于高密度等离子体化学气相淀积（HDP CVD）中，用SiO2填充沟道时，洞口被过早封死，在填充物SiO2内部空洞现象。进一步深入研究，可以用业内衡量高密度等离子体化学气相淀积（HDP CVD）工艺填孔能力的指标：淀积刻蚀比(DS ratio)来解释浅沟槽隔离(STI) 孔洞形成机理。淀积刻蚀比（D/S ratio） = 总淀积速率/刻蚀速率=(净淀积速率+刻蚀速率)/刻蚀速率。 

高密度等离子体（HDP）制程是采用边淀积边刻蚀的方法来填充介质。这里的总淀积速率指的是在假定没有刻蚀的条件下的淀积速率，而净淀积速率则是在同步淀积和刻蚀过程中的淀积速率。实现对间隙的无孔填充的理想条件是在整个淀积过程中始终保持间隙的顶部开放以使反应物能进入间隙从底部开始填充，也就是说，我们希望在间隙的拐角处淀积刻蚀比为1，即净淀积速率为零。 

对于给定的间隙来说，由于高密度等离子体化学气相淀积（HDP CVD）工艺通常以SiH4 作为绝缘介质中Si 的来源，而SiH4 解离产生的等离子体对硅片表面具有很强的化学吸附性，导致总淀积速率在间隙的各个部位各向异性，在间隙拐角处的总淀积速率总是大于在间隙底部和顶部的总淀积速率，另一方面，刻蚀速率随着溅射离子对于间隙表面入射角的不同而改变，最大的刻蚀速率产生于45°到70°之间，正好也是处于间隙拐角处。如果间隙拐角处的淀积刻蚀比远大于1，间隙的顶部会由于缺乏足够的刻蚀而迅速关闭，在间隙内就会形成空洞，反之，如果间隙拐角处的淀积刻蚀比小于1，在间隙拐角处的过度刻蚀会产生剪断效应破坏绝缘介质下的金属层或抗反射涂层，严重者会导致漏电流和器件的失效 

中国专利CN03119437.0涉及一种制造浅沟槽隔离结构（STI）的方法，是关于一种在半导体基底上，具有良好填沟能力的浅沟槽隔离结构制造方法。首先，在半导体基底上形成沟槽，并在该沟槽的底部与侧壁依序形成内衬氧化物层与内衬氮化硅层；接着在该沟槽中顺应性的沉积部分高密度电浆氧化物层(HDP oxide)；接着，在半导体基底表面顺应性的形成一多晶硅层，再将半导体基底进行热处理以氧化该多晶硅层；接着将该半导体基底表面进行平坦化制程，以形成浅沟槽隔离结构(STI)。借由该高密度电浆氧化物与氧化后的多晶硅层，可以在沟槽中形成填充良好无孔洞的隔离结构。

中国专利CN200510056199涉及一种用于检测缺陷的设备，包括半导体元件。在 半导体元件中，通过正常状态的绝缘膜，将导电薄膜构成在对延伸进半导体区域中的浅沟槽进行填充的STI(浅沟槽隔离)绝 缘膜之上，从而浅沟槽没有被处于缺陷状态的STI绝缘膜完全 或充分地填充。此外，该设备包括：控制电路，对其配置以便 响应检测模式指示信号来设置检测模式；第一施压电路，对其 配置以便在检测模式中输出第一电压给导电薄膜；以及第二施压电路，对其配置以便在检测模式中输出第二电压给半导体区 域。第一电压高于第二电压，并且第一电压和第二电压之间的 电压差足以在导电薄膜和处于缺陷状态的半导体区域之间导致击穿。