[发明专利]一种MOS晶体管电容

说明书

技术领域

 本发明涉及集成电路技术领域，特别涉及一种基于部分耗尽SOI CMOS工艺下的MOS晶体管电容。

背景技术

现有技术中，对存储信息进行冗余保存时涉及到的冗余可以是基于反馈机制，也可以是基于增加节点的翻转延时。

可以采用包括十管单元、十二管单元等的多管单元技术对存储信息进行冗余保存。其优点在于，采用基于反馈机制的多管单元技术对存储信息进行冗余保存时，如果其中一个存储节点的信息被打翻，基于反馈机制的多管单元技术的存储节点能够对该被打翻的信息进行快速恢复；采用基于增加节点的翻转延时技术对存储信息进行冗余保存时，如果其中一个存储节点的信息被打翻，由于节点的增加和翻转的延时，基于增加节点的翻转延时技术有时间对已翻转的存储信息进行信息恢复。其缺点在于，存储单元面积大，写入时间长。

    还可以采用在互补存储节点间加耦合电容的方法对存储信息进行冗余保存。其优点在于，当其中一个存储节点的信息翻转后，在该耦合电容的作用下，与该翻转后的存储节点信息相对应的反相存储节点能够发生与该翻转后的存储节点同方向的跳变，从而，能够减弱单粒子翻转效应。其缺点在于，由于该耦合电容需要由寄生电容产生或者由多层插指金属产生。由寄生电容产生该耦合电容的方法中，工艺步骤复杂，且单位面积电容值小；由多层插指金属产生该耦合电容的方法中，MIM结构电容单位面积电容值小，产生的耦合电容小。这些因素都制约了在互补存储节点间加耦合电容的方法的抗单粒子翻转效应的效果。

发明内容

为了解决上述问题，本发明提出了一种能够增大单位面积电容值的MOS晶体管电容。

并且，本发明还提出了一种应用了该MOS晶体管电容的存储单元。

本发明提供的MOS晶体管电容包括P型体区，n⁺源区，n⁺漏区，附着于所述P型体区上的薄栅氧，以及，附着于所述薄栅氧上面的多晶硅栅，所述n⁺源区和n⁺漏区分别连接于所述P型体区。

作为优选，所述P型体区的侧壁被STI包裹，所述P型体区的底部附着有氧化层，所述氧化层底部附着有衬底，使得每个MOS晶体管的P型体区都是独立的。

本发明提出的应用了上述MOS晶体管电容的存储单元包括4个NMOS晶体管N₁、N₂、N₃、N₄，2个PMOS晶体管P₁、P₂和1个所述电容，

所述晶体管N₁与N₂交叉耦合连接，所述晶体管P₁与P₂交叉耦合连接，所述晶体管P₁的漏极与所述晶体管N₁的漏极相连，构成第Ⅰ存储节点，所述晶体管P₂的漏极与所述晶体管N₂的漏极相连，构成第Ⅱ存储节点，所述第Ⅰ存储节点与所述第Ⅱ存储节点构成互补的存储节点，所述晶体管N₁的源极和N₂的源极分别接地，所述晶体管P₁的源极和P₂的源极分别接电源，

所述电容的栅极连接于所述晶体管P₁的栅极与所述晶体管N₁的栅极之间，所述电容的源区、漏区、体区相连，所述电容的源区、漏区、体区均连接于所述晶体管P₂的栅极与所述晶体管N₂的栅极之间，

所述晶体管N₃的源极连接于所述晶体管P₁的漏极与所述晶体管N₁的漏极之间，所述晶体管N₃的漏极连接于位线BL，所述晶体管N₄的源极连接于所述P₂的漏极与所述晶体管N₂的漏极之间，所述晶体管N₄的漏极连接于位线BLB，

控制信号WL分别从所述晶体管N₃ 和N₄的栅极输入。

本发明提供的MOS晶体管电容的有益效果在于：