[发明专利]薄外延片上抗辐射EEPROM芯片的抗ESD器件结构

权利要求书

1. 一种薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，包括P型衬底（9）及位于所述P型衬底（9）上的P型外延层（4），所述P型外延层（4）上设有EEPROM结构及用于抗ESD的MOS管，所述MOS管包括位于P型外延层（4）内的源区（1）、漏区（2）及位于P型外延层（4）上方的多晶栅（3），所述源区（1）及漏区（2）对应的侧壁上设有轻掺杂漏区（12），所述轻掺杂漏区（12）与源区（1）及漏区（2）对应连接；其特征是：所述P型外延层（4）内设有第二埋层（13），MOS管的源区（1）、漏区（2）及对应连接的轻掺杂漏区（12）分别被对应的第二埋层（13）包覆，且对应包覆源区（1）及漏区（2）的第二埋层（13）通过P型外延层（4）相隔离；第二埋层（13）在P型外延层（4）内延伸位于多晶栅（3）的正下方。

2.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是：所述多晶栅（3）与P型外延层（4）间设有栅氧化层（15），所述栅氧化层（15）的端部分别延伸至轻掺杂漏区（12）与源区（1）及漏区（2）的结合部；栅氧化层（15）与轻掺杂漏区（12）及第二埋层（13）相接触；栅氧化层（15）上设有侧墙（14），所述侧墙（14）位于多晶栅（3）的外圈。

3.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是：所述多晶栅（3）呈环形，所述漏区（2）位于多晶栅（3）的环形结构内，源区（1）位于多晶栅（3）环形结构外。

4.根据权利要求3所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是：所述漏区（2）上设有若干漏端孔（11），所述漏端孔（11）内设有用于与漏区（2）等电位连接的漏端连接金属；源区（1）上设有若干源端孔（10），所述源端孔（10）内设有用于与源区（1）等电位连接的源端连接金属。

5.根据权利要求3所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是：所述多晶栅（3）上设有栅极引出条（18），所述栅极引出条（18）上设有栅极接触孔（17），所述栅极接触孔（17）内设有用于与多晶栅（3）等电位连接的多晶栅连接金属。

6.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是：所述EEPROM结构包括位于P型外延层（4）内的第一埋层（8），所述第一埋层（8）的上方设有浮栅（5）及多晶栅（3），所述多晶栅（3）位于浮栅（5）的上方；浮栅（5）与第一埋层（8）间设有栅氧化层（15）及第二氧化层（16），所述第二氧化层（16）的厚度小于栅氧化层（15）的厚度，形成位于浮栅（5）与第一埋层（8）间的隧道孔（7）。

7.根据权利要求4所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是：所述漏端孔（11）与多晶栅（3）间的距离为3μm。

8.根据权利要求4所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是：所述源端孔（10）与多晶栅（3）间的距离为1μm。

9.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是：所述MOS管为NMOS管或PMOS管。

10.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是：所述P型外延层（4）的厚度为2~7μm。