[发明专利]薄外延片上抗辐射EEPROM芯片的抗ESD器件结构

说明书

技术领域

本发明涉及一种具有抗ESD器件的芯片结构，尤其是一种薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，属于集成电路的技术领域。

背景技术

EEPROM（Electrically Erasable Programmable Read-Only Memory）作为非挥发存储设备，大量用于航空与航天领域。但是由于空间应用环境的复杂性，ESD（Electro-Static discharge）保护结构受到一定的破坏，使得常规的ESD保护结构不再有保护芯片内部电路的能力，静电放电对CMOS电路的可靠性构成了很大威胁。

另一方面，单粒子闭锁SEL发生于CMOS电路中。由于CMOS电路固有的PNPN四层结构，构成了寄生的可控硅结构。在正常情况下，寄生的可控硅处于高阻关断状态。粒子的入射可触发其导通，由于可控硅的正反馈特性，流过的电流不断增大，进入大电流再生状态，即发生闭锁。目前发现重离子和质子都可以导致单粒子闭锁。

抗单粒子闭锁SEL效应的解决办法是通过加薄外延和在管子周围加保护环的办法解决。但是在使用薄外延的时候，薄外延会影响NMOS结构的抗ESD能力。

采用P型薄外延的芯片，衬底电阻非常低，使得常规用做ESD保护的NMOS管保护能力急剧下降，甚至失效，在非外延片上的常规NMOS保护管已经很难满足航天用芯片对ESD的高标准要求。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其结构紧凑，能提高抗ESD器件的可靠性。

按照本发明提供的技术方案，所述薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，包括P型衬底及位于所述P型衬底上的P型外延层，所述P型外延层上设有EEPROM结构及用于抗ESD的MOS管，所述MOS管包括位于P型外延层内的源区、漏区及位于P型外延层上方的多晶栅，所述源区及漏区对应的侧壁上设有轻掺杂漏区，所述轻掺杂漏区与源区及漏区对应连接；所述P型外延层内设有第二埋层，MOS管的源区、漏区及对应连接的轻掺杂漏区分别被对应的第二埋层包覆，且对应包覆源区及漏区的第二埋层通过P型外延层相隔离；第二埋层在P型外延层内延伸位于多晶栅的正下方。

所述多晶栅与P型外延层间设有栅氧化层，所述栅氧化层的端部分别延伸至轻掺杂漏区与源区及漏区的结合部；栅氧化层与轻掺杂漏区及第二埋层相接触；栅氧化层上设有侧墙，所述侧墙位于多晶栅的外圈。

所述多晶栅呈环形，所述漏区位于多晶栅的环形结构内，源区位于多晶栅环形结构外。

所述漏区上设有若干漏端孔，所述漏端孔内设有用于与漏区等电位连接的漏端连接金属；源区上设有若干源端孔，所述源端孔内设有用于与源区等电位连接的源端连接金属。

所述多晶栅上设有栅极引出条，所述栅极引出条上设有栅极接触孔，所述栅极接触孔内设有用于与多晶栅等电位连接的多晶栅连接金属。

所述EEPROM结构包括位于P型外延层内的第一埋层，所述第一埋层的上方设有浮栅及多晶栅，所述多晶栅位于浮栅的上方；浮栅与第一埋层间设有栅氧化层及第二氧化层，所述第二氧化层的厚度小于栅氧化层的厚度，形成位于浮栅与第一埋层间的隧道孔。

所述漏端孔与多晶栅间的距离为3μm。所述源端孔与多晶栅间的距离为1μm。

所述MOS管为NMOS管或PMOS管。所述P型外延层的厚度为2~7μm。

本发明的优点：有效抑制了辐射对NMOS管的破坏，消除了漏电结构的形成，利用EEPROM结构中第一埋层的工艺形成第二埋层，第二埋层分别覆盖用做ESD保护的NMOS的源区和漏区，并与环形结构的多晶栅有一定尺寸的交叠,包住了轻掺杂漏区结构，消除了轻掺杂漏区的薄弱点，解决了P型外延层引起的ESD失效问题，该ESD保护能力可达到HBM 3500V以上，此NMOS器件不存在正常工作电压下的源区及漏区穿通和热载流子效应。

附图说明

图1为现有用作抗ESD结构的NMOS管截面图。

图2为本发明用作抗ESD结构的NMOS管截面图。

图3为本发明EEPROM结构的剖视图。

图4为本发明NMOS管版图。

图5为本发明具有多个NMOS管结构的版图。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。