[发明专利]触发器电路设计

权利要求书

1.一种触发器电路，包括：

预充电电路，被配置为接收时钟信号并且被配置为产生充电信号，其中，在时钟为低时所述充电信号为高；

延迟时钟输入电路，被配置为连接至所述时钟信号和输入信号，并且被配置为选择性地产生延迟时钟输入控制信号，所述延迟时钟输入控制信号在所述时钟为高时具有与所述输入信号相同的值；

电荷保持电路，被配置为接收所述充电信号和所述延迟时钟输入控制信号，并且被配置为产生电荷保持信号，其中，所述电荷保持信号连接至所述充电信号和所述延迟时钟输入控制信号，在所述时钟为低时具有与所述充电信号相同的值，并且在所述时钟为高时具有与所述延迟时钟输入控制信号相同的值；

分离器电路，被配置为接收所述电荷保持信号和所述时钟信号，并且被配置为选择性地产生反相电荷保持信号；以及

存储电路，被配置为选择性地接收所述反相电荷保持信号、当前状态信号和反相当前状态信号，并且被配置为产生当前状态信号和反相当前状态信号。

2.根据权利要求1所述的触发器电路，其中，所述预充电电路还包括：

pMOS晶体管，其栅极连接至所述时钟信号，所述pMOS晶体管的第一端子连接至电源电压，且所述pMOS晶体管的第二端子连接至所述充电信号。

3.根据权利要求1所述的触发器电路，其中，所述分离器电路还包括：

pMOS晶体管，其栅极连接至所述电荷保持信号，所述pMOS晶体管的第一端子连接至电源电压，且所述pMOS晶体管的第二端子连接至所述反相电荷保持信号；

第一nMOS晶体管，其栅极连接至所述电荷保持信号，所述第一nMOS晶体管的第一端子连接至地信号，且所述第一nMOS晶体管的第二端子连接至第二nMOS晶体管的第一端子；以及

所述第二nMOS晶体管，其栅极连接至所述时钟信号，所述第二nMOS晶体管的第二端子连接至所述反相电荷保持信号。

4.根据权利要求1所述的触发器电路，其中，所述延迟时钟输入电路还包括：

第一nMOS晶体管，其第一端子连接至所述延迟时钟输入控制信号，其第二端子连接至第二nMOS晶体管的第一端子；以及所述第二nMOS晶体管的第二端子连接至地信号；以及

所述第一nMOS晶体管和所述第二nMOS晶体管之中的一个nMOS晶体管的栅极连接至所述时钟信号，而另一个nMOS晶体管的栅极连接至延迟输入信号，所述延迟输入信号通过输入信号和被至少一个延迟元件延迟的所述时钟信号产生，其中，所述延迟输入信号在延迟时段期间具有所述输入信号的补数值。

5.根据权利要求1所述的触发器电路，其中，所述电荷保持电路还包括：

pMOS晶体管，其栅极连接至反相电荷保持信号，所述pMOS晶体管的第一端子连接至电源电压，且所述pMOS晶体管的第二端子连接至所述充电信号；以及

nMOS晶体管，其栅极连接至反相电荷保持信号，所述nMOS晶体管的第一端子连接至所述充电信号，且所述nMOS晶体管的第二端子连接至地信号；

其中，所述电荷保持信号连接至所述充电信号。

6.根据权利要求1所述的触发器电路，其中，所述电荷保持电路还包括：

所述电荷保持电路还被配置为接收所述时钟信号；

pMOS晶体管，其栅极连接至所述反相充电信号，所述pMOS晶体管的第一端子连接至电源电压，且所述pMOS晶体管的第二端子连接至所述充电信号；

第一nMOS晶体管，其栅极连接至所述时钟信号，所述第一nMOS晶体管的第一端子连接至所述充电信号，且所述第一nMOS晶体管的第二端子连接至第二nMOS晶体管的第一端子；以及

所述第二nMOS晶体管，其栅极连接至所述反相充电信号，且所述第二nMOS晶体管的第二端子连接至地信号。