[发明专利]半导体的接触孔结构及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体接触孔结构及其制作方法。

背景技术

随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，大规模集成电路的布线更为复杂，两层以上的多层金属互连技术广泛使用。因此，用来连接器件的接触孔或者层间连接的通孔是多层互连中非常关键的一种结构。它们的好坏直接影响器件的特性以及产品的成品率。

制作接触孔或通孔的关键步骤在于孔的刻蚀，就是在两层互连金属线或者电性掺杂区域与上层金属之间的层间膜内刻蚀出一系列通孔的过程。在通孔里面填入用于两层金属线间的互连金属，通过这些金属线才把成千上万的晶体管连成具有一定功能的器件回路。这个过程中，上下两层金属线通过通孔的对准非常关键，它直接影响到上下两层电连接的质量。当通孔与下层金属线或有源区未完全对准或出现错位的情形下(常常出现在光刻和刻蚀工艺)，严重时会导致通孔之间断路或其他副作用，导致产品成品率降低。当通孔尺寸较大时或电学规则不严的情况下，这种问题还不太严重；但通孔尺寸较小时，比如0.18微米或以下的工艺技术，通孔电阻的电学规则较严，通孔之间的距离很短，如果通孔和下层的金属线出现位错，TiN在通孔侧墙底部的覆盖性很差，从而导致通孔电阻偏高或SiO₂被刻蚀引起短路等现象。

因而，确有必要改善现有的接触孔制造工艺以避免集成度提高而产生的短路现象。

发明内容

本发明的目的是提供一种接触孔的制作方法，减少半导体器件层间连接的接触不良或者短路的情况，从而提高器件的可靠性，提高产品的产能和产品良率。

本发明的另一目的是提供一种半导体接触孔，其可以减少或避免半导体器件层间连接的接触不良或者短路的情况，从而提高器件的可靠性。

为了达到上述目的，本发明提供了一种接触孔的制作方法，包括：提供一半导体基底，其内设置有导电区域；在半导体基底上依次形成第一、第二介质层，在第二介质层上形成掩膜，所述掩膜在对应所述导电区域处形成有缺口；利用所述掩膜刻蚀所述第二介质层、第一介质层，以在第一、二介质层内形成与所述导电区域相连的通孔，其中，所述第一介质层内通孔的宽度小于所述第二介质层内通孔的宽度。

可选的，刻蚀所述第二介质层、第一介质层后，另包括：

去除所述掩膜；

在所述通孔内填充导电材料。

可选的，所述导电材料为钨或铜。

可选的，在所述通孔内填充导电材料之前，所述方法另包括在所述通孔底部和侧墙沉积阻挡层的步骤，所述阻挡层的材料为TaN或CuMn。

可选的，在所述刻蚀中，第一介质层和第二介质层的刻蚀比在3到5。

可选的，第一介质层/第二介质层的材料组合是等离子增强氧化硅/富硅氧化硅、氮化硅/掺氮碳化硅、低介电常数氧化硅/等离子增强氧化硅组合中的一种。

可选的，第一介质层内的通孔的截面形状为上宽下窄的梯形。

可选的，所述掩膜为无定形碳和掺氮氧化硅组合，或低温氧化硅和有机材料组合，或Si-ARC和有机材料组合。

可选的，利用沉积工艺形成所述第一、二介质层。

为了达到上述目的，本发明还提供一种半导体的接触孔结构，包括：

半导体基底，其内设置有导电区域；

依次形成在所述半导体基底上的第一、二介质层；

形成在所述第一、二介质层内并与所述导电区域相连的通孔，其中，所述第一介质层内通孔的宽度小于所述第二介质层内通孔的宽度。

可选的，另包括填充在所述通孔内的导电材料。

可选的，所述导电材料为钨或铜。

可选的，在所述导电材料与所述通孔底部、侧墙之间形成有阻挡层，所述阻挡层的材料为TaN或CuMn。

可选的，第一介质层和第二介质层的刻蚀比范围为3到5。

可选的，所述第一介质层/第二介质层的材料组合是等离子增强氧化硅/富硅氧化物、氮化硅/掺氮碳化硅、低介电常数氧化硅/等离子增强氧化硅中的一种。

可选的，所述第一介质层内的通孔的截面形状为上宽下窄的梯形。

与现有技术相比，上述技术方案的优点是：

由于通孔下方的宽度较小，使得其与导电区域的接触面积变小，从而减小了与极区错开的几率。

另外，通过在导电区域上方设置两层刻蚀率不同的介质层，其中上面一层的刻蚀率要低于下面一层，由于下面一层材料产生的聚合物更多，堆积下来会形成斜面，于是在下面一层材料中产生倒梯形结构，实现接触孔宽度的减小。