[发明专利]用于三维集成电路(3DIC)的穿透硅通孔(TSV)的测试结构

说明书

相关申请的交叉参考

本申请要求于2010年10月26日提交的美国临时专利申请第61/406,763号以及2010年10月27日提交的美国临时专利申请第61/407,268号的优先权，其全部内容并入本申请作为参考。

技术领域

本发明基本上涉及集成电路，更具体地来说，涉及三维集成电路(3DIC)。

背景技术

各种电子元件(即，晶体管、二极管、电阻器、电容器等等)集成密度的不断改进带动了集成电路的迅猛发展。在很大程度上，集成密度上的改进来自于最小元件尺寸的不断减小，从而使得在给定芯片区域上能够集成更多的元件。

集成元件所占据位置接近半导体晶圆的表面。尽管光刻法的快速发展为二维(2D)集成电路的形成带来了相当大的发展，但是在二维中对密度存在着物理限制。而且，当有更多器件放置到一个芯片中时，所需要的设计更加复杂。随着器件数量的增加，由器件之间互连的数量和长度的巨大增长而产生了附加限制。当互连的数量和长度增加时，电路RC延迟和能量损耗增加。

由此产生出了三维集成电路(3DIC)，其中，可以将管芯堆叠，利用引线接合、倒装芯片接合、和/或穿透硅通孔(TSV)将管芯堆叠在一起，并且将管芯连接到封装基板。

发明内容

针对现有技术中的缺陷，本发明提供了一种用于在基板上链接穿透硅通孔(TSV)的测试结构，所述测试结构包括：多个TSV，从所述基板的第一表面延伸到相对于所述第一对面的所述基板的第二表面，其中，所述多个TSV通过互连而链接在一起，以及多个测试焊盘，其中，所述多个测试焊盘中的至少一个接地到所述基板，并且，其中，剩下的所述多个测试焊盘或者与所述链接的TSV连接，或者接地。

根据本发明所述的测试结构，其中，链接所述多个TSV的所述互连包括重分布层中的结构。

根据本发明所述的测试结构，其中，多个测试焊盘包括五个测试焊盘，一个测试焊盘接地到所述基板，两个测试焊盘连接到所述链接的TSV的一端，剩下的两个测试焊盘链接到所述链接的TSV的另一端。

根据本发明所述的测试结构，其中，配置所述测试结构以实施电性测试，从而确定所述基板上的所述多个TSV的质量和特性。

根据本发明所述的测试结构，其中，配置所述测试结构以测试所述链接的TSV的频率、电阻、电容和泄露。

根据本发明所述的测试结构，其中，所述多个TSV的数量等于或者大于约2。

根据本发明所述的测试结构，其中，所述多个TSV以菊花链方式链接在一起。

根据本发明所述的测试结构，包括：多于一个测试区域，并且，其中，每个所述测试区域都有所述的五个测试焊盘。

根据本发明所述的测试结构，其中，所述基板的所述多个TSV在每个所述测试区域中链接在一起，并且链接在一个所述测试区域中的所述TSV进一步与在另一测试区域内链接的所述TSV相链接，从而能够测试每个测试区域中的TSV以及穿过多个所述测试区域的所述链接的TSV。

根据本发明所述的测试结构，其中，所述测试结构位于所述结构的管芯内。

根据本发明所述的测试结构，进一步包括：倍频器；以及分频器，其中，所述倍频器和所述分频器能够连接到所述链接的TSV，从而允许通过所述测试结构在所述TSV上实施高频率测试。

根据本发明所述的测试结构，其中，所述互连包括：重分布层的重分布结构、金属层、或者通孔中的至少一种。

根据本发明所述的测试结构，其中，所述测试结构包括多个测试区域，并且，其中，所述多个测试区域的一个中的所述TSV具有第一尺寸和第一间距，所述多个测试区域的另一个中的所述TSV具有第二尺寸和第二间距，并且，其中，所述第二尺寸或所述第二间距的至少之一分别不同于所述第一尺寸或所述第一间距。

根据本发明所述的一种测试三维集成电路(3DIC)的测试结构，所述测试结构包括：第一基板，具有多个第一穿透硅通孔(TSV)和至少五个测试焊盘，其中，所述多个第一TSV通过互连链接在一起，其中，所述五个测试焊盘中的一个接地到基板，并且，其中，剩下的四个所述测试焊盘中的两个电连接到所述多个第一TSV中的一个，剩下的两个所述测试焊盘电连接到所述多个第一TSV中的另一个；以及第二基板，其中，所述第二基板通过金属凸块接合到所述第一基板。

根据本发明所述的测试结构，其中，所述金属凸块与所述多个第一TSV对准。

根据本发明所述的测试结构，其中，链接所述多个第一TSV的至少一部分互连位于所述第二基板上。