[发明专利]半导体存储装置及其操作方法

说明书

相关申请的交叉引用

本申请要求2010年10月26日提交的韩国专利申请No.10-2010-0104853的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体存储装置及其操作方法，更具体地涉及一种非易失性存储器件及其操作方法。

背景技术

半导体存储装置包括用于储存数据的存储器件。为了提高存储器件的集成度，正在缩小存储器件的尺寸。然而，这种尺寸上的缩小由于例如半导体材料或工艺条件上的限制而正接近极限。

为了解决这种问题，将存储器件制造成三维(3D)结构。在将存储器件的结构从2D结构转变为3D结构时，制造工艺和操作条件改变。此外，存储器件的操作条件必须设定在最佳的状态。

发明内容

根据本发明的示例性实施例，可以通过检测操作条件并响应于所述检测来操作半导体存储装置来改善半导体存储装置的操作特性。

根据本发明的一个方面，一种半导体存储装置包括：存储块，所述存储块包括存储串，存储串具有耦接在源极线与各个位线之间的各个沟道层；操作电路组，所述操作电路组被配置成将热空穴供应至沟道层，并对存储串的存储器单元执行擦除操作；擦除操作判定电路，所述擦除操作判定电路被配置成当目标数量的热空穴被供应至沟道层的第一沟道层时产生块擦除使能信号；以及控制电路，所述控制电路被配置成响应于块擦除使能信号来执行擦除操作。

根据本发明的另一个方面，一种操作半导体存储装置的方法包括以下步骤：将热空穴供应至耦接源极线与在各个位线之间的存储串的沟道层；将目标数量与供应至沟道层中每个的热空穴的数量进行比较；以及当至少目标数量的热空穴被供应至沟道层时对存储串的存储器单元执行擦除操作。

附图说明

图1是根据本发明的一个示例性实施例的半导体器件的电路图。

图2是示出用于实施图1的电路的半导体器件的结构的立体图。

图3是通过将图2的U形存储串描绘成如直的水平串那样来说明图2所示的存储串的操作的截面图。

图4是根据本发明的一个示例性实施例的半导体存储装置的框图。

图5是图4所示的擦除操作判定电路的框图。

图6是说明根据本发明的一个示例性实施例的操作半导体存储装置的方法的波形图。

具体实施方式

下面将参照附图详细描述本发明的示例性实施例。提供附图以便本领域普通技术人员能理解本发明的实施例的范围。

图1是根据本发明的一个示例性实施例的半导体器件的电路图。

参见图1，NAND快闪存储器件(即，典型的非易失性存储器件)的普通存储串包括：漏极选择晶体管DST，被配置成具有与位线BL耦接的漏极；源极选择晶体管SST，被配置成具有与源极线SL耦接的源极；以及多个存储器单元C1至C8，所述多个存储器单元C1至C8串联耦接在漏极选择晶体管与源极选择晶体管之间。此处，存储器单元的数量可以改变为适于半导体装置使用的不同环境。例如，存储器单元的数量可为8。

管道晶体管(pipe transistor)PTr耦接在位于3D结构的单元串中间的一对存储器单元C4、C5之间。因此，单元串的存储器单元C1至C8中的一些存储器单元(C1至C4)串联耦接在源极选择晶体管SST与管道晶体管PTr之间，由此形成第一存储器组。其余的存储器单元C5至C8串联耦接在漏极选择晶体管DST与管道晶体管PTr之间，由此形成第二存储器组。

管道晶体管PTr形成在衬底中。源极选择晶体管SST与第一存储器组的存储器单元C1至C4沿垂直于衬底的方向串联设置在源极线SL与管道晶体管PTr之间。漏极选择晶体管DST与第二存储器组的存储器单元C5至C8沿着垂直于衬底的方向串联设置在位线BL与管道晶体管PTr之间。根据一个例子，第一存储器组的存储器单元C1至C4的数量与第二存储器组的存储器单元C5至C8的数量优选地相同。由于存储器单元C1至C8是垂直层叠的，因此穿过存储器单元C1至C8的沟道的方向是垂直于衬底的。此外，由于存储串的存储器单元C1至C8分为第一存储器组和第二存储器组，所以一个存储串包括两个垂直沟道层，每个垂直沟道层都垂直于衬底。

管道晶体管PTr起的作用是将第一存储器组的存储器单元C1至C4的沟道区与第二存储器组的存储器单元C5至C8的沟道区电耦接。以下将更详细地描述包括3D存储串的半导体器件的结构。