[发明专利]形成UMOS晶体管和ESD电路的方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及形成UMOS晶体管和ESD电路的方法。

背景技术

随着半导体技术的不断发展，功率器件(Power Device)作为一种新型器件，被广泛应用于如磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载，例如输出整流器要求能够输入20V电压而输出大约3.3V电压，输入10V电压而输出大约1.5V电压；并且要求能够具有10V至50V范围的衰竭电压。而现有的MOS晶体管等器件无法满足上述需求，例如肖特基二极管(Schottky diodes)的衰竭电压范围大约在0.5V，因此，为了满足应用的需要，各种功率器件成为关注的焦点。

U形沟槽金属-氧化物-半导体场效应晶体管(UMOS，U-groove-Metal-Oxide-silicon transistors)是一种常用的功率器件，其沟道的方向垂直于衬底，不但能够提供优良的功率性能，与常规的MOS晶体管相比还能够节省大约40％的面积。

在集成电路芯片的应用中，会出现静电放电(Electro-Static discharge，简称ESD)现象。静电放电瞬间完成，这种瞬间释放的能量极有可能破坏芯片中的脆弱器件。在包括UMOS晶体管的芯片中，也存在静电放电现象会破坏UMOS晶体管，因此在形成UMOS晶体管时，也需要形成保护UMOS晶体管的ESD电路。

图1～图5为现有技术形成UMOS晶体管和ESD的方法的剖面结构示意图，参考图1～图5，现有技术形成UMOS晶体管和ESD的方法包括：

参考图1，提供具有外延层11的基底10，在所述外延层11内形成凹槽，凹槽的侧壁和底部具有栅介质层(图中未示)；沉积掺杂的多晶硅层12，覆盖外延层11并填满凹槽，外延层11上的多晶硅层12的厚度为10k埃(10000埃)。

参考图2，去除外延层11上的掺杂多晶硅层，剩余凹槽内的掺杂多晶硅层作为UMOS晶体管的栅极13。

参考图3，在外延层11上形成非掺杂的多晶硅层14，非掺杂的多晶硅层14的厚度为6k埃。

参考图4，形成具有开口的光刻胶层15，开口定义出ESD区域。以具有开口的光刻胶层15为掩膜，对多晶硅层14进行离子注入，在ESD区域形成掺杂的多晶硅层作为第一掺杂区16。

参考图5，去除光刻胶层15和ESD区域外的多晶硅层14后，形成光刻胶层17，覆盖第一掺杂区16和栅极13，以光刻胶层17为掩膜，对外延层11进行离子注入，在外延层11中、栅极13的两侧形成阱区18，该阱区18作为UMOS晶体管的沟道区。

参考图6，去除光刻胶层17后，形成图形化的光刻胶层19，该图形化的光刻胶层19覆盖第一掺杂区16的中央区域、栅极13，以该图形化的光刻胶层19为掩膜对第一掺杂区16的外围区域、UMOS晶体管的源极区域进行离子掺杂，形成第二掺杂区161、源极181，该第二掺杂区161和第一掺杂区16的掺杂类型相反，第二掺杂区161和第一掺杂区16形成PN结作为二极管，UMOS晶体管的ESD电路包括该二极管。之后形成互连结构将二极管与UMOS晶体管连接。

以上所述的现有技术形成UMOS晶体管和ESD电路的方法，工艺步骤复杂，造成工艺时间长，成本高。现有技术中，有许多关于形成UMOS晶体管和形成ESD的方法，例如2010年7月7日公开的公布号为“101770985A”的中国专利申请公开的“用于ESD防护的MOS器件的形成方法”，然而均没有解决以上技术问题。

发明内容

本发明解决的问题是现有技术形成UMOS晶体管和ESD的方法工艺时间长、成本高的技术问题。

为解决上述问题，本发明提供一种形成UMOS晶体管和ESD电路的方法，包括：

提供基底，所述基底具有凹槽，所述凹槽的侧壁和底部形成有栅介质层；

形成非掺杂的多晶硅层，覆盖所述基底且填满所述凹槽，基底上的非掺杂的多晶硅层具有第一厚度；

对凹槽内的非掺杂多晶硅层进行第一离子注入形成掺杂的多晶硅层，凹槽内掺杂的多晶硅层作为UMOS晶体管的栅极；

去除基底表面第二厚度的多晶硅层；

去除基底表面第二厚度的多晶硅层后，在ESD区域的多晶硅层形成掺杂类型相反的第一掺杂区和第二掺杂区，在所述基底内形成UMOS晶体管的源极，所述第二掺杂区包围第一掺杂区，所述ESD电路包括第一掺杂区和第二掺杂区。

可选的，所述第一厚度为10k±100埃；所述第二厚度为4k±100埃；