[发明专利]改善MOS晶体管击穿电压的方法以及MOS晶体管制造方法

说明书

技术领域

本发明涉及半导体设计与制造领域，更具体地说，本发明涉及一种改善MOS晶体管击穿电压的方法、以及采用了该改善MOS晶体管击穿电压的方法的MOS晶体管制造方法。

背景技术

MOS(金属氧化物半导体)器件中，击穿电压Bv(Breakdown Voltage)是影响器件尤其是高压器件应用的关键特性。

另一方面，在MOS器件中，栅极与漏极压差的增加而明显增加漏电的这一现象即为栅极感应漏极漏电(也称为栅致漏极泄漏电流，Gate-induced DrainLeakage，GIDL)。栅极感应漏极漏电已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。

更具体地说，由于对于高压器，漏端采用低剂量、高能量的扩散形成，使得漏端与多晶硅栅极有很大的重叠处，该重叠处的有较高的栅极诱生漏电流，从而使漏电流增加。

因此，在此技术领域中，需要一种能够有效地减小GIDL效应改善由GIDL主导的MOS器件的击穿电压Bv的方案。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供无额外成本增加的一种在改善GIDL效应从而改善MOS晶体管击穿电压的方法、以及采用了该改善MOS晶体管击穿电压的方法的MOS晶体管制造方法，以及根据该MOS晶体管制造方法制成的MOS晶体管。

根据本发明的第一方面，提供了一种改善GIDL效应从而改善MOS晶体管击穿电压的方法，其包括：在利用掩膜对MOS晶体管的源极漏极执行离子注入的步骤中，修改所述掩膜的图案以在所述掩膜的图案中增加一个附加掩膜部分，该附加掩膜部分将要形成的漏极区域与栅极的重叠区；并且利用修改后的掩膜图案执行源极漏极的离子注入。

优选地，在上述改善MOS晶体管击穿电压的方法中，附加掩膜部分在MOS晶体管的沟道电流的方向上介于第一点和第二点之间。

并且，其中，在一个优选实施例中，所述第一点是MOS晶体管在正常工作时导通状态(on的状态)漏端沟道夹断点，所述第二点是栅极侧部隔离物边缘的位置。并且，优选的，该位置一定不可以超过第二点接触到漏极D的位置。本优选实施例的上述位置限制目的是使增加的附加掩膜部分不影响该MOS晶体管的阈值电压Vth以及漏电流Ids等。

优选地，在上述改善MOS晶体管击穿电压的方法中，所述掩膜包括源极侧的第一掩膜部分和漏极侧的第二掩膜部分。

优选地，在上述改善MOS晶体管击穿电压的方法中，在利用掩膜对MOS晶体管的源极漏极执行离子注入的步骤中，栅极上仅仅覆盖了所述附加掩膜部分。

通过利用根据本发明第一方面所述的改善MOS晶体管击穿电压的方法，由于作为GIDL效应的关键区域的漏极与栅极的重叠区上覆盖了附加的掩膜部分，利用近漏端多晶硅掺杂浓度变化对功函数的影响(增加电子越过栅极多晶硅的表面势垒需要的能量)降低GIDL效应从而以提高击穿电压。

根据本发明第二方面，提供了一种MOS晶体管制造方法，其特征在于采用了根据本发明第一方面所述的改善MOS晶体管击穿电压的方法。

由于采用了根据本发明第一方面所述的改善MOS晶体管击穿电压的方法，因此，本领域技术人员可以理解的是，根据本发明第二方面的MOS晶体管制造方法同样能够实现根据本发明的第一方面的改善MOS晶体管击穿电压的方法所能实现的有益技术效果。即，在利用GIDL效应的关键区域的漏极与栅极的重叠区上覆盖了附加的掩膜部分，从而降低了影响高压器件的击穿电压的GI DL效应。

根据本发明第三方面，提供了根据本发明第二方面所述的MOS晶体管制造方法而制造的MOS晶体管。

由于采用了根据本发明第二方面所述的MOS晶体管制造方法而制造的MOS晶体管，因此，本领域技术人员可以理解的是，根据本发明第三方面的MOS晶体管同样能够实现根据本发明第二方面所述的MOS晶体管制造方法而制造的MOS晶体管所能实现的有益技术效果。通过利用根据本发明所述的降低了影响器件的击穿电压的GIDL效应方法，从而改善了由GIDL主导的MOS晶体管击穿电压。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了现有技术中的MOS晶体管制造方法的源极漏极注入步骤的示意图。