[发明专利]半导体元件及其制作方法

说明书

技术领域

本发明关于一种半导体元件及其制作方法，尤指一种利用非离子植入制程而可形成具有低阻抗掺杂层的半导体元件及其制作方法。

背景技术

相较于非晶硅(amorphous silicon)薄膜晶体管，多晶硅(poly silicon)薄膜晶体管的多晶硅材料由于具有高电子移动率(electrical mobility)的特性，因而具有较佳的电性表现。随着低温多晶硅(low temperature poly silicon，LTPS)制程技术不断精进，一些主要问题例如大面积的薄膜均匀性不佳已逐渐获得改善。因此，目前低温多晶硅制程亦朝着更大尺寸基板应用上进行发展。然而，于现有的低温多晶硅制程中，一般是利用离子植入(ion implant)制程来形成掺杂层以降低薄膜晶体管中的接触阻抗，而用来进行离子植入制程的离子植入机要导入大尺寸基板制程，除了许多技术问题还需克服之外，机台制作成本亦是另一大问题。因此，如何以其它方式来形成低阻抗的掺杂层亦为目前业界致力发展的方向之一。

另外，由于低温多晶硅具有可搭配不同导电类型掺杂层以组成N型薄膜晶体管或P型薄膜晶体管的特性，因此低温多晶硅制程一般亦可用来于一基板上同时形成N型薄膜晶体管以及P型薄膜晶体管。而于现有的低温多晶硅制程中，是在同一基板上分别形成图案化N型掺杂半导体层以及图案化P型掺杂半导体层，因此可能会对多晶硅层造成损伤。例如，若先定义P型掺杂半导体层再定义N型掺杂半导体层，则对于N型薄膜晶体管的多晶硅层而言，会先后受到两次蚀刻制程而会使得N型薄膜晶体管的多晶硅层受到两次损伤，而影响到N型薄膜晶体管的元件特性。

发明内容

本发明的目的之一在于提供一种半导体元件及其制作方法，以解决半导体层于制程中易受损伤的问题，进而提升半导体元件的电性与良品率。

本发明的一较佳实施例提供一种半导体元件，设置于一基板上，且基板包括一第一区域与一第二区域。上述半导体元件包括一第一薄膜晶体管元件位于第一区域内，以及一第二薄膜晶体管元件位于第二区域内。第一薄膜晶体管元件包括一第一半导体层、两个第一掺杂层、一第一介电层、一第一栅极介电层、一第一栅极，以及一第一源极与一第一漏极。第一半导体层位于基板上；第一掺杂层位于第一半导体层上；第一介电层位于第一半导体层与第一掺杂层上；第一栅极介电层位于第一介电层上；第一栅极位于第一栅极介电层上；第一源极与第一漏极分别与各第一掺杂层电性连接。第二薄膜晶体管元件包括一第二半导体层、两个第二掺杂层、一蚀刻停止层、一第二栅极介电层、一第二栅极，以及一第二源极与一第二漏极。第二半导体层位于基板上；第二掺杂层位于第二半导体层上；蚀刻停止层位于第二掺杂层之间并覆盖第二掺杂层暴露出的第二半导体层；第二栅极介电层位于第二掺杂层与蚀刻停止层上；第二栅极位于第二栅极介电层上；第二源极与第二漏极分别与各第二掺杂层电性连接。

本发明的另一较佳实施例提供一种制作半导体元件的方法，包括下列步骤。提供一基板，其包括一第一区域与一第二区域。于基板上形成一半导体层。于半导体层上形成一掺杂层，并对掺杂层进行图案化以于第一区域内形成两个第一掺杂层。于基板上形成一图案化介电层，其中图案化介电层包括一第一介电层位于第一区域的半导体层与第一掺杂层上，以及一蚀刻停止层位于第二区域的半导体层上。于半导体层与图案化介电层上形成另一掺杂层。对另一掺杂层进行图案化以于第二区域形成两个第二掺杂层，并一并图案化半导体层以于第一区域形成一第一半导体层以及于第二区域形成一第二半导体层。于基板上形成一栅极介电层并覆盖第二掺杂层、第一介电层与蚀刻停止层。于栅极介电层上形成一第一图案化导电层，其中第一图案化导电层包括一第一栅极位于第一区域的栅极介电层上，以及一第二栅极位于第二区域的栅极介电层上。于第一区域形成一第一源极与一第一漏极，分别与各第一掺杂层电性连接，以及于第二区域形成一第二源极与一第二漏极，分别与各第二掺杂层电性连接。

本发明的制作半导体元件的方法利用第一介电层在制程中保护位于第一区域的半导体层免于受损，以及利用蚀刻停止层保护位于第二区域的半导体层于后续定义第二掺杂层之际免于受损。由于第一介电层与蚀刻停止层由同一图案化介电层定义出，因此不会增加额外制程，而可节省成本并增加良品率。

附图说明

图1至图8绘示了本发明的一第一较佳实施例的制作半导体元件的方法示意图；

图9绘示了本发明的一第二较佳实施例的制作半导体元件的方法示意图；

图10与图11绘示了本发明的一第三较佳实施例的制作半导体元件的方法示意图。

其中，附图标记：